發(fā)布時(shí)間：2024-07-05 23:31

　　隨著集成電路的進(jìn)步,計(jì)算機(jī)視覺(jué),人工智能,大數(shù)據(jù)等密集運(yùn)算的應(yīng)用得以發(fā)展。但是隨著這些應(yīng)用的發(fā)展,對(duì)底層硬件的運(yùn)算力提出了更高的要求。那么在現(xiàn)有的工藝上如何滿足應(yīng)用層需求是目前集成電路研究重點(diǎn)之一。近似計(jì)算是通過(guò)損失精度換取功耗,面積,延時(shí)優(yōu)化的一種設(shè)計(jì)方法,因?yàn)閾p失計(jì)算精度在某些特定應(yīng)用上并不影響最終的輸出結(jié)果,所以近似計(jì)算具有一定的實(shí)際應(yīng)用價(jià)值和潛在的應(yīng)用前景。本文根據(jù)Boolean和Reed-Muller(RM)邏輯的特性,結(jié)合近似計(jì)算方法,對(duì)電路進(jìn)行優(yōu)化。研究?jī)?nèi)容有以下兩個(gè)方面:1)基于近似計(jì)算的包含不完全確定項(xiàng)的固定極性的RM(Incompletely Specified Fixed Polarity Reed-Muller,ISFPRM)函數(shù)的近似優(yōu)化方法。該方法,通過(guò)并行列表法和不相交項(xiàng)表示法提升極性轉(zhuǎn)換速度,通過(guò)公式法代替低功耗分解法提升功耗計(jì)算速度,通過(guò)遺傳算法搜索到最優(yōu)近似電路版本。2)基于近似計(jì)算的傳統(tǒng)布爾(Traditional Boolean,TB)邏輯優(yōu)化方法。該方法通過(guò)計(jì)算各節(jié)點(diǎn)信號(hào)概率迅速錨定卡點(diǎn)位置,通過(guò)前向簡(jiǎn)化和反向簡(jiǎn)化技術(shù)刪減電路結(jié)構(gòu),最后通過(guò)最大...

【文章頁(yè)數(shù)】：70 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
abstract
引言
1 緒論
    1.1 研究背景及意義
    1.2 國(guó)內(nèi)外研究現(xiàn)狀
        1.2.1 近似計(jì)算的研究現(xiàn)狀
        1.2.2 RM邏輯及雙邏輯研究現(xiàn)狀
    1.3 論文的內(nèi)容與結(jié)構(gòu)
2 基本概念介紹
    2.1 本章目標(biāo)
    2.2 近似計(jì)算
        2.2.1 近似電路設(shè)計(jì)方法
        2.2.2 衡量近似電路品質(zhì)
        2.2.3 錯(cuò)誤成本定義
        2.2.4 錯(cuò)誤的引入方法
        2.2.5 錯(cuò)誤成本的計(jì)算
    2.3 功耗估算
        2.3.1 邏輯級(jí)的定義
        2.3.2 邏輯級(jí)功耗定義
        2.3.3 二級(jí)電路的功耗估算方法
        2.3.4 多級(jí)電路的功耗估算方法
3 RM函數(shù)相關(guān)概念
    3.1 本章目標(biāo)
    3.2 RM函數(shù)介紹
    3.3 RM邏輯函數(shù)的展開(kāi)和性質(zhì)
    3.4 RM函數(shù)的具體展開(kāi)式
    3.5 TB到 FPRM邏輯函數(shù)的轉(zhuǎn)換
        3.5.1 串行列表技術(shù)
        3.5.2 并行列表技術(shù)
    3.6 TB到 ISFPRM邏輯函數(shù)的轉(zhuǎn)換方法
    3.7 利用不相交乘積項(xiàng)技術(shù)實(shí)現(xiàn)TB到 ISFPRM函數(shù)轉(zhuǎn)換
        3.7.1 不相交乘積項(xiàng)介紹
        3.7.2 不相交乘積項(xiàng)列表法
4 基于近似計(jì)算的ISFPRM函數(shù)功耗優(yōu)化方法
    4.1 本章目標(biāo)
    4.2 近似邏輯原理及其面積和功耗估算
    4.3 基于遺傳算法的ISFPRM功耗優(yōu)化
        4.3.1 遺傳算法
        4.3.2 編碼及適應(yīng)度函數(shù)
        4.3.3 遺傳算子
        4.3.4 程序偽代碼
    4.4 實(shí)驗(yàn)與實(shí)驗(yàn)結(jié)果分析
    4.5 結(jié)語(yǔ)
5 基于近似計(jì)算的布爾電路優(yōu)化
    5.1 本章目標(biāo)
        5.1.1 卡點(diǎn)故障
        5.1.2 故障傳輸
    5.2 基于近似計(jì)算的AIG優(yōu)化算法
    5.3 實(shí)驗(yàn)與實(shí)驗(yàn)結(jié)果分析
    5.4 結(jié)語(yǔ)
6 雙邏輯電路的功耗優(yōu)化
    6.1 本章目標(biāo)
    6.2 獲得雙邏輯DAG
    6.3 AXIOG的介紹及其功耗估算
    6.4 AXIOG功耗優(yōu)化
        6.4.1 級(jí)聯(lián)異或門的低功耗分解
        6.4.2 級(jí)聯(lián)與門重寫(xiě)
        6.4.3 級(jí)聯(lián)或門與級(jí)聯(lián)非門
        6.4.4 鏡像結(jié)構(gòu)
    6.5 實(shí)驗(yàn)與實(shí)驗(yàn)結(jié)果分析
    6.6 結(jié)語(yǔ)
7 總結(jié)展望
    7.1 總結(jié)
    7.2 展望
參考文獻(xiàn)
在學(xué)研究成果
致謝



本文編號(hào)：4001716