發(fā)布時間：2020-12-12 09:12

　　鎖相環(huán)（PLL:Phase-lockedLoop）是實現(xiàn)數(shù)字信號同步的關鍵模塊,它利用反饋控制原理,使得輸出信號與輸入信號的相位、頻率之間,保持一定的關系。鎖相環(huán)技術被提出至今,在集成電路設計、無線通信等眾多領域內都有著廣泛的應用,且大量地運用于數(shù)據(jù)時鐘恢復電路、頻率綜合電路等專用集成電路設計之中。近年來,5G與物聯(lián)網(wǎng)一直引領著科技的浪潮,PLL的重要作用更加凸顯。新的應用場景對PLL提出了新的要求。近十年的時間,全數(shù)字鎖相環(huán)（All Digital Phase-locked Loop,ADPLL）逐漸成為了鎖相環(huán)的后起之秀,其對高級數(shù)字信號處理技術的適配、對低電壓工藝的兼容以及對工藝遷移與升級的良好支持等優(yōu)點,使其受到了業(yè)界的廣泛關注,發(fā)展迅猛。當代無線通信對數(shù)據(jù)實時性要求嚴苛,使得快速鎖定成為了鎖相環(huán)領域研究的重要課題。本文研究并設計了一種能夠實現(xiàn)快速鎖定的全數(shù)字鎖相環(huán)電路。為了實現(xiàn)快速鎖定,本文創(chuàng)新性提出了一種基于相域計算的全數(shù)字鎖相環(huán)鑒相算法及鎖定算法。其中,新鑒相算法的差分鑒相關系式由傳統(tǒng)算法推導而來,鎖定算法則是通過進一步的數(shù)學推導與結果分析,基于新的動態(tài)的步長調整策略提出... 

【文章來源】：電子科技大學四川省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：91 頁

【學位級別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 研究背景與意義
    1.2 快速鎖定全數(shù)字鎖相環(huán)的發(fā)展以及研究現(xiàn)狀
    1.3 論文主要創(chuàng)新點
    1.4 論文組織結構
第二章 快速鎖定全數(shù)字鎖相環(huán)及相關模塊概述
    2.1 傳統(tǒng)的基于相域的鑒相算法與鎖定算法概述
        2.1.1 理想歸一化瞬態(tài)相位的推導
        2.1.2 實際歸一化瞬態(tài)相位的推導
        2.1.3 差分鑒相關系式
        2.1.4 數(shù)控振蕩器的控制邏輯
        2.1.5 數(shù)控振蕩器控制碼字的調節(jié)步長的選定策略
        2.1.6 Python行為級建模
    2.2 時間-數(shù)字轉換器的設計
        2.2.1 時間-數(shù)字轉換器的工作原理
        2.2.2 時間-數(shù)字轉換器的常見結構
    2.3 數(shù)控振蕩器的設計
        2.3.1 振蕩器的基本原理
        2.3.2 振蕩器的常見結構
    2.4 本章小結
第三章 快速鎖定全數(shù)字鎖相環(huán)的新型鑒相算法與鎖定算法
    3.1 傳統(tǒng)的基于相域的ADPLL可能面臨的問題
    3.2 新型鑒相算法
    3.3 新型鎖定算法
        3.3.1 動態(tài)調整步長策略
        3.3.2 鎖相環(huán)連續(xù)工作時的加速策略
    3.4 新型鑒相、鎖定算法的總結及Python行為級建模
    3.5 新型鑒相、鎖定算法與傳統(tǒng)算法的對比
    3.6 新型鑒相、鎖定算法的誤差來源
    3.7 本章小結
第四章 快速鎖定全數(shù)字鎖相環(huán)的核心模塊設計與分析
    4.1 時間-數(shù)字轉換器的設計
        4.1.1 快速鎖定全數(shù)字鎖相環(huán)的時間-數(shù)字轉換器的誤差分析
        4.1.2 快速鎖定全數(shù)字鎖相環(huán)的時間-數(shù)字轉換器的電路結構設計
    4.2 數(shù)控振蕩器的設計
        4.2.1 基本延遲單元的設計
        4.2.2 諧振環(huán)路設計
    4.3 本章小結
第五章 快速鎖定全數(shù)字鎖相環(huán)的設計實現(xiàn)
    5.1 整體結構
    5.2 時間-數(shù)字轉換器的實現(xiàn)方案
    5.3 算法核心模塊
        5.3.1 外部激勵穩(wěn)定時的鎖定過程
        5.3.2 外部激勵變化時的鎖定過程
    5.4 數(shù)控振蕩器
        5.4.1 環(huán)形數(shù)控振蕩器的設計方法
        5.4.2 環(huán)形數(shù)控振蕩器的設計實現(xiàn)
    5.5 整體仿真及性能對比
    5.6 本章小結
第六章 總結與展望
    6.1 論文總結
    6.2 工作展望
參考文獻
致謝
攻讀碩士學位期間取得的成果


【參考文獻】：
期刊論文
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[2]基于FPGA的TDC設計及非線性校正[J]. 金博存,楊瑞強.  真空與低溫. 2018(05)
[3]一種帶有亞穩(wěn)態(tài)消除電路的TDC設計方案[J]. 尤帥,艾國潤,劉俐宏,楊赟秀,袁菲,甄少偉,賀雅娟,羅萍.  電子器件. 2016(06)
[4]基于TDC-GP2的時間間隔測量模塊研究[J]. 馬小燕.  機電信息. 2012(36)
[5]低電壓環(huán)形振蕩器設計[J]. 江金光,李天望.  通信學報. 2007(06)

碩士論文
[1]基于FPGA的高效率時間數(shù)字轉換器設計[D]. 王建利.杭州電子科技大學 2019
[2]基于DLL的多級內插時間數(shù)字轉換器的仿真設計[D]. 葉棪.中國科學技術大學 2018
[3]高頻CMOS數(shù)字鎖相環(huán)關鍵技術研究[D]. 張攀.西安電子科技大學 2018
[4]全數(shù)字可綜合低功耗時鐘生成器的設計與實現(xiàn)[D]. 周百柯.電子科技大學 2018
[5]高分辨率時間數(shù)字轉換器的研究與設計[D]. 葉巧.哈爾濱工業(yè)大學 2017
[6]面向綜合的數(shù)控振蕩器與全數(shù)字鎖相環(huán)研究與設計[D]. 代睿.西安電子科技大學 2017
[7]皮秒分辨率的FPGA-TDC技術研究[D]. 張敏.西安電子科技大學 2013
[8]1.244GHz、0.25mm CMOS工藝可變分頻比鎖相環(huán)倍頻器設計[D]. 陳紅林.東南大學 2004



本文編號：2912260