發(fā)布時間：2020-11-20 14:36

　　 隨著移動通信網(wǎng)絡逐漸步入5G網(wǎng)絡時代,更高的帶寬與數(shù)據(jù)傳輸速率要求芯片具有更寬的輸入頻率范圍及更快的工作速度,作為芯片的時鐘產(chǎn)生模塊,傳統(tǒng)鎖相環(huán)(Phase Locked Loop,PLL)輸入頻率范圍窄、環(huán)路帶寬固定不變,難以滿足各類通信協(xié)議的需求。智能設備種類的激增推動芯片應用領域多元化,需要設計性能更優(yōu)的PLL以滿足種類繁多的智能芯片對系統(tǒng)時鐘提出的更高的需求。本文設計的自適應PLL可使環(huán)路產(chǎn)生與參考頻率成比例的恒定環(huán)路動態(tài),且?guī)缀酹毩⒂诜诸l值、輸出頻率、工藝、電壓和溫度(Process Voltage Temperature,PVT)。通過對PLL研究背景的介紹簡述PLL的工作原理及分類,對傳統(tǒng)PLL及電荷泵鎖相環(huán)(Charge Pump PLL,CPPLL)進行層層分析,引出自適應PLL的研究意義,闡述自適應PLL的工作原理。根據(jù)自適應PLL的應用需求確定設計的自適應PLL的性能指標,并根據(jù)性能指標設計PLL的環(huán)路參數(shù)。本文重點設計了偏置產(chǎn)生電路、啟動電路和超前置數(shù)型高速可編程分頻器。對自適應PLL設計的創(chuàng)新性工作體現(xiàn)在:(1)對于超深亞微米如28nm工藝,工藝尺寸的減小使晶體管參數(shù)對工藝偏差和尺寸失配十分敏感,這將導致傳統(tǒng)環(huán)形壓控振蕩器(Voltage-Controlled-Oscillator,VCO)相鄰延遲單元放大倍數(shù)不同,無法順利放大環(huán)路擾動并產(chǎn)生自激振蕩。本文設計的為VCO提供合適偏置電壓的偏置產(chǎn)生電路,通過在控制電壓V_(ctrl)下降到特定值時為環(huán)路引入起振所必須的擾動,提高VCO的起振可靠性。采用Monte-Carlo仿真對VCO進行了關于工藝參數(shù)的50次抽樣統(tǒng)計,仿真結果說明VCO能夠可靠地起振。(2)針對傳統(tǒng)PLL在VCO起振時開啟環(huán)路導致預啟動時間較長的問題,設計了啟動電路,通過預置控制電壓V_(ctrl),使V_(ctrl)能在可控的時間內(nèi)被置為特定值,并對VCO起振后的輸出信號進行計數(shù),當計數(shù)滿特定周期即確定VCO穩(wěn)定起振時,向鑒頻鑒相器(Phase Frequency Detector,PFD)輸出指示信號,隨后開啟PLL環(huán)路。利用仿真驗證啟動電路的功能,結果表明啟動電路能夠縮短PLL預啟動時間,從而縮短PLL的鎖定時間。(3)針對傳統(tǒng)分頻器分頻范圍有限、分頻值不可編程且分頻速度較慢的不足,設計了超前置數(shù)型高速可編程分頻器,通過快速預置各分頻模塊內(nèi)部鎖存器節(jié)點狀態(tài)的方法進行置數(shù),實現(xiàn)超高速分頻,避免因輸入時鐘頻率過高產(chǎn)生寄存器建立時間違規(guī),且編程范圍廣,可編程實現(xiàn)2至2~N分頻值。仿真證明超前置數(shù)型高速可編程分頻器的輸入時鐘頻率可高達10GHz,分頻值范圍達到2至2~8。設計采用Global Foundry公司的28nm CMOS工藝,電源電壓為1V,使用Spectre對電路進行仿真,仿真結果證明當輸入頻率范圍在25~400MHz內(nèi),自適應PLL的環(huán)路帶寬隨參考頻率變化,環(huán)路動態(tài)保持恒定;VCO的輸出頻率范圍為1~6GHz;超前置數(shù)型高速可編程分頻器的分頻值范圍為2~2~8;自適應PLL的功耗小于20mW;鎖定時間小于6μs。各項結果證明設計的自適應PLL能夠滿足設計指標。
【學位單位】：遼寧大學
【學位級別】：碩士
【學位年份】：2019
【中圖分類】：TN911.8
【部分圖文】：

第 1 章 PLL 基本理論1.1 PLL 工作原理1.1.1 PLL 基本結構圖 1-1 所示為基本 PLL 功能框圖，鑒相器（Phase Detector，PD）提取參考時鐘和反饋信號之間的相位差，并輸出與該誤差信號成比例關系的信號，該信號經(jīng)過環(huán)路濾波器（Loop Filter，LF）進行濾波，濾波后的信號控制 VCO 輸出所需頻率和相位的信號。上述三個模塊構成了 PLL 的前向回路。分頻器（DividerDIV）處理振蕩器的輸出信號，通常是將振蕩器的高頻信號分頻成較低頻信號，將該低頻信號作為反饋信號反饋給鑒相器，并與參考時鐘比較產(chǎn)生相位誤差信號。這就形成了一個非常通用的基本的 PLL 環(huán)路系統(tǒng)。

第 1 章 PLL 基本理論數(shù)模混合 PLL 由數(shù)字電路與模擬電路共同組成。CPPLL 屬于數(shù)�；旌� PLL，其優(yōu)勢在于：靜態(tài)相位誤差低、鎖定快、功耗低、設計靈活。通常 CPPLL 中的PFD 與反饋分頻器為數(shù)字電路，而 CP、低通濾波器（Low Pass Filter，LPF）以及 VCO 為模擬電路。數(shù)�；旌� PLL 的應用范圍最廣。1.2 CPPLL 工作原理CPPLL 的系統(tǒng)框圖如圖 1-2 所示，系統(tǒng)包括 PFD、CP、LPF、VCO 和 DIV。

CPPLL 的系統(tǒng)框圖如圖 1-2 所示，系統(tǒng)包括 PFD、CP、LPF、VCO 和 圖 1-2 CPPLL 系統(tǒng)框圖PFD 具有鑒頻鑒相功能，檢測輸入時鐘和輸出時鐘的相位差和頻率差差值正比于 PFD 輸出 UP 信號或 DN 信號脈沖的寬度，控制 CP 輸出與比例的電流脈沖對 LPF 進行充放電，LPF 將電流信號的低頻部分轉O 的控制電壓，控制電壓對 VCO 的輸出信號進行調整，VCO 的輸出信IV 進行 N 分頻，降頻后的反饋信號再回到 PFD。環(huán)路通過閉環(huán)負反饋校正，直到反饋信號與參考信號的頻率、相位均相同，此時環(huán)路鎖定。CPPLL 的線性模型如圖 1-3 所示。
【參考文獻】

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本文編號：2891564