發(fā)布時間：2020-11-20 01:50

　　 隨著移動通信技術(shù)的發(fā)展,分布式基站在軍用及民用通信中的普及變得愈發(fā)重要�；�于CPRI協(xié)議的數(shù)據(jù)鏈路作為分布式基站的連接模塊,需要具備極高的可靠性及傳輸速率。面向分布式基站的CPRI協(xié)議的提出,可以滿足不同組網(wǎng)方式、不同網(wǎng)絡(luò)傳輸方式之間靈活變換的需要,保證了數(shù)據(jù)傳輸?shù)臏?zhǔn)確性和擴展性。CPRI數(shù)據(jù)鏈路在整個分布式基站中,作為連接射頻拉遠單元與基帶處理單元之間的有效傳輸模塊,重要性不言而喻。本文研究目的是解決以往基于分布式基站設(shè)計的數(shù)據(jù)鏈路傳輸速率低、CPRI的幀結(jié)構(gòu)不可自定義等現(xiàn)實問題,結(jié)合Arria10芯片可以提供較高傳輸速率及自定義幀結(jié)構(gòu)的優(yōu)勢,設(shè)計一種能夠快速組網(wǎng)、鏈路傳輸質(zhì)量穩(wěn)定的CPRI數(shù)據(jù)鏈路。設(shè)計內(nèi)容圍繞著射頻拉遠單元的數(shù)據(jù)鏈路模塊,詳細描述了CPRI鏈路及外圍模塊的設(shè)計方案,并分為兩個階段進行:第一階段,定制CPRI IP核,設(shè)計上下行數(shù)據(jù)抽取模塊和實現(xiàn)幀傳輸?shù)腁UX接口模塊,將抽取的數(shù)據(jù)進行交織,并自定義一種基于CPRI協(xié)議的幀結(jié)構(gòu);第二階段,針對外圍模塊進行詳細設(shè)計,制定出復(fù)位控制模塊、寄存器配置模塊、時延測量模塊、以太網(wǎng)模塊及廠商特定信息預(yù)留模塊,配合CPRI IP核使其編譯成功,建立數(shù)據(jù)鏈路。為完成本文設(shè)計,需要進行文獻閱讀及驗證分析:首先,通過閱讀CPRI協(xié)議、CPRI IP手冊、Arria10數(shù)據(jù)手冊等技術(shù)文獻,全面地掌握所需技術(shù);其次,通過Quartus Prime軟件對CPRI鏈路進行FPGA設(shè)計以及ModelSim軟件對子模塊進行功能性仿真。驗證設(shè)計結(jié)果需要將CPRI數(shù)據(jù)鏈路模塊移植到射頻拉遠單元總模塊中進行板級驗證,測試結(jié)果表明本設(shè)計支持分布式基站子系統(tǒng)之間通信,實現(xiàn)了傳輸速率為2.4576Gbps的CPRI模塊,且性能達到預(yù)期要求。綜上設(shè)計階段與思路,總結(jié)表明CPRI數(shù)據(jù)鏈路模塊已實現(xiàn)設(shè)計目標(biāo),但是只利用了少部分邏輯資源,Arria10硬件平臺可以支持更高傳輸速率,隨著分布式基站系統(tǒng)對該項指標(biāo)的要求提升,本文設(shè)計的CPRI數(shù)據(jù)鏈路可以兼容更高的傳輸速率。
【學(xué)位單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位年份】：2019
【中圖分類】：TN929.5
【部分圖文】：

收發(fā)器模塊結(jié)構(gòu)圖

圖 2.8 是一個六通道時鐘產(chǎn)生模塊與網(wǎng)絡(luò)結(jié)構(gòu)的連接圖。圖2.8 主時鐘與網(wǎng)絡(luò)結(jié)構(gòu)圖FPGA 光纖收發(fā)器接口包括從 FPGA 光纖到收發(fā)器的時鐘信號和從收發(fā)器到FPGA 光纖的時鐘信號。這些時鐘信號使用全局時鐘、區(qū)域參考時鐘和外圍時鐘網(wǎng)絡(luò)。如果全局信號設(shè)置為關(guān)閉，則不會選擇前面提到的任何時鐘網(wǎng)絡(luò)。相反，如果全局信號設(shè)置為開啟，則直接從收發(fā)器和 FPGA 結(jié)構(gòu)之間的本地路由選擇。發(fā)送器通道將并行輸出時鐘 tx_clkout 轉(zhuǎn)發(fā)到 FPGA 結(jié)構(gòu)，以對發(fā)送器數(shù)據(jù)和控制信號進行時鐘。接收通道將并行輸出時鐘 RX 時鐘輸出轉(zhuǎn)發(fā)到 FPGA 結(jié)構(gòu)，以將來自接收端的數(shù)據(jù)和狀態(tài)信號時鐘到 FPGA 結(jié)構(gòu)中。根據(jù)接收器通道配置，并行輸出時鐘從接收器串行數(shù)據(jù)或 RX 時鐘(在沒有速率匹配器的配置中)或 Tx 時鐘(在有速率匹

map_tx_data_d1 信號始終比 map_tx_data 信號慢一個時鐘周期。map 信號與 aux 信號對應(yīng)關(guān)系如圖 3.7 所示。圖3.7 上行鏈路 map 數(shù)據(jù)與 aux 數(shù)據(jù)對應(yīng)關(guān)系圖下行數(shù)據(jù)鏈路對于 CPRI IP 核接收到的信號 aux_rx_data 依據(jù) aux 接口與 map 接口的對應(yīng)關(guān)系依次映射到信號 map0_rx_data 及 map1_rx_data 上。CPRI IP 核輸出的幀結(jié)構(gòu)指示信號 aux_rx_seq、aux_rx_z、aux_rx_z 可以指示出對應(yīng)的天線載波信號。當(dāng)幀結(jié)構(gòu)指示信號 aux_rx_seq==7’d0&&aux_rx_z==8’d149&&aux_rx_z==8’d255 時，aux_rx_data 接收到的數(shù)據(jù)映射到 map0_rx_data 信號上；當(dāng)信號 aux_rx_seq==7’d8&&aux_rx_z==8’d149&&aux_rx_z==8’d255 時，aux_rx_data 接收到的數(shù)據(jù)映射到 map1_rx_data 信號上。AUX 接口接收到的信號 aux_rx_data 延遲一個時鐘周期為信號 aux_rx_data_d1，aux_rx_data_d1<=aux_rx_data，這兩個信號依據(jù) aux 接口和 map接口的對應(yīng)關(guān)系，對應(yīng)到 map0_rx_data 及 map1_rx_data 信號上。對應(yīng)關(guān)系如圖 3.8所示。圖3.8 下行鏈路 map 數(shù)據(jù)與 aux 數(shù)據(jù)對應(yīng)關(guān)系圖
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本文編號：2890758