發(fā)布時(shí)間：2018-10-20 14:36

【摘要】：隨著科技發(fā)展,視頻應(yīng)用不斷地得到普及,改變著我們的生活、交流和工作方式。而未經(jīng)壓縮處理的視頻數(shù)據(jù)量往往很大,不便于存儲(chǔ)和傳輸,因此需要進(jìn)行視頻壓縮編碼來(lái)減少冗余信息。而H.264是常用的視頻壓縮標(biāo)準(zhǔn)之一,它具有壓縮率高,信噪比高等優(yōu)點(diǎn),尤其適合低碼率視頻應(yīng)用場(chǎng)合。H.264視頻解碼有多種實(shí)現(xiàn)方案,常見(jiàn)的有基于通用處理器、基于ASIC、基于DSP和基于GPU等。本文則基于FPGA采用SOPC的方式實(shí)現(xiàn)H.264視頻解碼。SOPC具有軟硬件均可編程的特點(diǎn),設(shè)計(jì)靈活度高,非常適合用于SOC系統(tǒng)的原型設(shè)計(jì)。本文先對(duì)H.264視頻編解碼技術(shù)和基于FPGA的SOPC開(kāi)發(fā)技術(shù)進(jìn)行介紹。然后以在Xilinx FPGA上實(shí)現(xiàn)H.264低碼率視頻解碼為目標(biāo),分析了基于軟件解碼和基于硬件解碼的兩種SOPC系統(tǒng)設(shè)計(jì)方案。其中,基于軟件解碼的SOPC系統(tǒng)是由Power PC處理器執(zhí)行軟件解碼程序來(lái)完成H.264解碼功能;而基于硬件解碼的SOPC系統(tǒng)是由特定的硬件電路模塊來(lái)完成H.264解碼功能。在基于軟件解碼的SOPC系統(tǒng)設(shè)計(jì)中,深入研究了Xilinx的Power PC440、Crossbar、MPMC和tft controller等IP核,并在XPS開(kāi)發(fā)環(huán)境下,利用這些IP核搭建了一個(gè)能運(yùn)行操作系統(tǒng)和支持視頻輸出顯示的嵌入式系統(tǒng)硬件平臺(tái)。通過(guò)在基于Power PC的嵌入式系統(tǒng)硬件平臺(tái)上移植Linux操作系統(tǒng),并在Linux上運(yùn)行開(kāi)源軟件解碼程序MPlayer,用軟件方式實(shí)現(xiàn)了H.264視頻解碼和輸出顯示。在基于硬件解碼的SOPC系統(tǒng)設(shè)計(jì)中,通過(guò)集成第三方H.264硬件解碼IP核,用硬件方式實(shí)現(xiàn)基本檔次(Baseline Profile)的H.264視頻解碼,軟件部分完成視頻輸出顯示。本文基于Modelsim對(duì)第三方IP核的功能進(jìn)行仿真驗(yàn)證,然后詳細(xì)討論了在XPS中集成自定義IP核的過(guò)程,包括實(shí)現(xiàn)PLB接口,建立IP核目錄和利用Chip Scope進(jìn)行調(diào)試等方面。經(jīng)實(shí)驗(yàn)測(cè)試,利用第三方硬件解碼IP核,能完成基本檔次的QCIF大小的H.264視頻實(shí)時(shí)解碼。此外,本文給出了一種軟硬件相結(jié)合的H.264解碼器的硬件架構(gòu),并用Verilog語(yǔ)言完成了其中的CAVLC熵解碼子模塊的設(shè)計(jì),在Modelsim上進(jìn)行仿真驗(yàn)證,仿真結(jié)果表明模塊功能正確。
[Abstract]:With the development of science and technology, video applications are becoming more and more popular, changing the way we live, communicate and work. However, the amount of uncompressed video data is often very large, which is not convenient for storage and transmission, so video compression coding is needed to reduce redundant information. H.264 is one of the commonly used video compression standards. It has the advantages of high compression rate and high signal-to-noise ratio, especially for low bit-rate video applications. Based on ASIC, based on DSP and based on GPU. In this paper, H.264 video decoding is realized by SOPC based on FPGA. SOPC has the characteristics of programmable software and hardware, and high design flexibility, so it is very suitable for the prototype design of SOC system. This paper first introduces H.264 video coding and decoding technology and SOPC development technology based on FPGA. Then, aiming at the realization of H.264 low bit-rate video decoding on Xilinx FPGA, two kinds of SOPC system design schemes based on software decoding and hardware decoding are analyzed. In the SOPC system based on software decoding, the software decoding program is executed by the Power PC processor, while the SOPC system based on the hardware decoding is completed by the specific hardware circuit module. In the design of SOPC system based on software decoding, the IP cores such as Power PC440,Crossbar,MPMC and tft controller of Xilinx are deeply studied, and in the XPS development environment, Using these IP cores, an embedded system hardware platform which can run the operating system and support video output display is built. By transplanting the Linux operating system on the embedded system hardware platform based on Power PC, and running the open source software decoding program MPlayer, on the Linux, the H.264 video decoding and output display are realized by software. In the design of SOPC system based on hardware decoding, the H.264 video decoding of basic grade (Baseline Profile) is realized by integrating the third party H.264 hardware decoding IP core, and the software part completes the video output display. This paper simulates the functions of third-party IP cores based on Modelsim, and then discusses the process of integrating custom IP cores in XPS in detail, including the realization of PLB interface, the establishment of IP core directory and the debugging of IP cores by Chip Scope. The experiment results show that the IP core can be decoded by the third party hardware, and the H.264 video can be decoded in real time with the basic QCIF size. In addition, this paper presents a hardware architecture of H.264 decoder combined with hardware and software. The design of CAVLC entropy decoding sub-module is completed with Verilog language. The simulation results on Modelsim show that the module functions correctly.
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2014
【分類(lèi)號(hào)】：TN919.81

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