發(fā)布時(shí)間：2021-01-13 16:15

　　在當(dāng)今的電子系統(tǒng)設(shè)計(jì)中,內(nèi)存被使用的越來(lái)越多,并且對(duì)內(nèi)存的要求也越來(lái)越高,要求DDR SDRAM的存取速度盡可能的快,容量盡可能的大。而DDR SDRAM接口電路設(shè)計(jì)技術(shù)是制約內(nèi)存使用性能提高的關(guān)鍵,在目前市場(chǎng)上內(nèi)核工作頻率達(dá)到幾個(gè)GHz的情況下,DDR SDRAM接口電路的工作頻率卻一般在幾百M(fèi)Hz以下。接口電路己經(jīng)成為集成電路快速發(fā)展的一個(gè)瓶頸。為了解決傳統(tǒng)內(nèi)存接口電路工作頻率低的問(wèn)題,出現(xiàn)了專(zhuān)用于內(nèi)核和DDR SDRAM之間的接口標(biāo)準(zhǔn)SSTL。本文基于0.13μm標(biāo)準(zhǔn)CMOS工藝,全訂制設(shè)計(jì)了一款應(yīng)用于內(nèi)存控制器中,工作頻率為400MHz物理層的SSTL接口電路。本文首先介紹了課題背景、研究現(xiàn)狀以及SSTL接口電路的相關(guān)理論。然后介紹了SSTL接口電路的設(shè)計(jì)。SSTL接口電路共分為兩個(gè)部分:SSTL I/O Buffer和SSTL時(shí)序控制電路。SSTL I/O Buffer包括輸入Buffer,輸出Buffer和片內(nèi)終端ODT。輸入Buffer中設(shè)計(jì)了測(cè)試和靜電保護(hù)電路,輸出Buffer中采用電流驅(qū)動(dòng)的方式提高了電路的工作頻率和驅(qū)動(dòng)能力,片內(nèi)終端ODT可防止信號(hào)在輸出端形成反射。... 

【文章來(lái)源】：哈爾濱工業(yè)大學(xué)黑龍江省 211工程院校 985工程院校

【文章頁(yè)數(shù)】：59 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
Abstract
第1章 緒論
    1.1 課題背景
    1.2 研究現(xiàn)狀與進(jìn)展
    1.3 課題研究?jī)?nèi)容
    1.4 論文的組織結(jié)構(gòu)
第2章 SSTL接口電路相關(guān)理論及技術(shù)研究
    2.1 I/O Buffer基本理論
    2.2 SSTL I/O Buffer原理
    2.3 SSTL接口電路的噪聲分析
    2.4 本章小結(jié)
第3章 SSTL I/O Buffer的電路設(shè)計(jì)
    3.1 SSTL輸入Buffer的電路設(shè)計(jì)
        3.1.1 輸入Buffer的設(shè)計(jì)方案
        3.1.2 ESD輸入保護(hù)電路設(shè)計(jì)
        3.1.3 輸入Buffer電路設(shè)計(jì)
        3.1.4 SSTL輸入Buffer電路仿真
    3.2 SSTL輸出Buffer的電路設(shè)計(jì)
        3.2.1 輸出Buffer的設(shè)計(jì)方案
        3.2.2 輸出Buffer電路設(shè)計(jì)
        3.2.3 SSTL輸出Buffer電路仿真
    3.3 片內(nèi)ODT電路設(shè)計(jì)
    3.4 本章小結(jié)
第4章 SSTL時(shí)序控制電路設(shè)計(jì)
    4.1 數(shù)據(jù)通道模塊的設(shè)計(jì)
    4.2 控制模塊的設(shè)計(jì)
    4.3 本章小結(jié)
第5章 版圖設(shè)計(jì)與驗(yàn)證
    5.1 版圖設(shè)計(jì)技術(shù)及考慮的因素
    5.2 SSTL I/O Buffer版圖設(shè)計(jì)
    5.3 SSTL時(shí)序控制版圖設(shè)計(jì)
    5.4 本章小結(jié)
結(jié)論
參考文獻(xiàn)
攻讀學(xué)位期間發(fā)表的學(xué)術(shù)論文
致謝


【參考文獻(xiàn)】：
期刊論文
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博士論文
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碩士論文
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[3]基于Spartan-3 FPGA的DDR2 SDRAM存儲(chǔ)器接口設(shè)計(jì)[D]. 陳良明.上海交通大學(xué) 2007



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