發(fā)布時間：2020-12-09 09:45

　　在近年來微處理器發(fā)展的過程中,隨著系統(tǒng)頻率和復雜度的提升以及移動應用的深入,功耗已成為系統(tǒng)軟硬件設計所關心的關鍵問題。編譯技術研究除了追求應用程序運行效率的最優(yōu)化之外,通過編譯對應用程序行為的充分分析,對不顯著響程序運行性能的條件下最小化系統(tǒng)或處理器的運行功耗的研究,在近期很受關注。這是電路級設計很難涉足的一個有效降低功耗的潛在領域。雖然,從編譯級來研究低功耗優(yōu)化技術是新近發(fā)展的嶄新方向,但它卻含有豐富的研究內容。本博士論文重點研究基于多線程體系結構頻率/電壓動態(tài)調整的低功耗編譯優(yōu)化方法和技術。主要的研究工作體現(xiàn)在以下幾個方面:(1)首次從多線程低功耗編譯優(yōu)化技術實現(xiàn)的角度,將目前硬件支持多線程的體系結構進行了歸類劃分,并根據它們的結構特性提出分為兩類:CMP(Chip MultiProcessor or MultiProcessor on Chip)和SMT(Simultaneous MultiThread)來研究基于動態(tài)頻率/電壓調整的低功耗編譯優(yōu)化技術。(2)針對CMP類多線程的體系結構,研究并提出了一種基于頻率動態(tài)調整的結合細粒度多線程劃分的低功耗優(yōu)化模型,設計了相關的算法和編... 

【文章來源】：中國科學院大學(中國科學院計算技術研究所)北京市

【文章頁數(shù)】：135 頁

【學位級別】：博士

【部分圖文】：

能量有效分布結構示例

第一章 緒 論樣的延遲是可以接受的問題是同樣的重要。理處理的最大處理延遲，但在現(xiàn)存的系統(tǒng)中，這。等提出的功率適配部件 PAU（ Power Adaptatio儲受限或 CPU 受限區(qū)域的硬件結構。如果發(fā)現(xiàn)控制信號來調整相應部件的操作頻率或電壓，有性能，PAU 為了計算合適的頻率和電壓，可損失。如圖 1.6 所示了一種典型的 PAU 結構態(tài)頻率/電壓調整的組織結構原理。

中國科學院博士學位論文──多線程低功耗編譯優(yōu)化技術研究評估在 600MHz 時功耗為 500mW；在 150MHz 時為 40mW。在性能降低為１４時，則功耗降低為１／１２。類似地，Pentium-III 利用加速技術，500MＨz 時，功耗９Ｗ，但在 650MHz 時，功耗２２Ｗ。ＡＭＤ在ＡＭMobile K6 Plus 處 理 器 中 已 經 增 加 了 動 態(tài) 調 整 頻 率 和 電 壓 的 特 性 Transmeta 也已經開發(fā)了動態(tài)電壓調整的處理器。具有軟件控制動態(tài)頻率整的 Intel Xscale 處理器已在硬件多線程的網絡處理器中得到應用[29]由于需要在具有這些特性的處理器上開發(fā)應用程序時進行性能／功耗的衡，就要求用戶有一定的經驗或編譯器和操作系統(tǒng)有這方面的優(yōu)化能力。1． 2． 3 軟件控制功耗管理

【參考文獻】：
期刊論文
[1]編譯指導的多線程低功耗技術研究[J]. 趙榮彩,唐志敏,張兆慶,Guang R.Gao.  計算機研究與發(fā)展. 2002(12)
[2]低功耗多線程編譯優(yōu)化技術[J]. 趙榮彩,唐志敏,張兆慶,GuangR.Gao.  軟件學報. 2002(06)
[3]編譯低功耗優(yōu)化技術的研究[J]. 趙榮彩,唐志敏.  計算機工程與應用. 2002(08)



本文編號：2906696