發(fā)布時間：2020-12-08 00:52

　　隨著科學(xué)技術(shù)的飛躍發(fā)展,人們對數(shù)字存儲示波器的性能要求也越來越高。希望數(shù)字存儲示波器（DSO）能夠具有較高的波形捕獲率,高質(zhì)量地顯示波形細節(jié),以便對問題進行分析。這就對數(shù)字存儲示波器的輸入帶寬、實時采樣率、存儲深度提出了更高的要求。現(xiàn)在,ADC及存儲器件（特別是成熟的DDR2 SDRAM存儲技術(shù)）的發(fā)展,都支持著數(shù)字存儲示波器向著高采樣率、深存儲等技術(shù)方向發(fā)展。使得研發(fā)高性能的數(shù)字存儲示波器成為可能并且十分必要,于是,對2Gsps數(shù)字存儲示波器進行研發(fā)。當今世界瞬息萬變,科學(xué)技術(shù)的不斷發(fā)展加速了電子產(chǎn)品的更新?lián)Q代。作為重要測量工具的數(shù)字存儲示波器,如何提高儀器的測試性能、縮短研發(fā)周期也變得十分重要。于是,采用模塊化設(shè)計的思想針對“2Gsps數(shù)字存儲示波器”項目,設(shè)計了基于DSO的高性能數(shù)據(jù)采集板,對基于DDR2 SDRAM的DSO大容量存儲技術(shù)進行研究并實現(xiàn)其功能。通過和其它模塊（如主控板、通道板、時鐘源、LCD及鍵盤等）組合成一臺高性能的數(shù)字存儲示波器。本文根據(jù)DSO的數(shù)據(jù)存儲特點并結(jié)合DDR2 SDRAM存儲技術(shù),設(shè)計出適用于DSO采集控制系統(tǒng)及DDR2 SDRAM存儲模塊。實現(xiàn)了... 

【文章來源】：電子科技大學(xué)四川省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：75 頁

【學(xué)位級別】：碩士

【部分圖文】：

采用一個幀同步信號的PPI通信接口示意圖

(6)、輸入時鐘信號的電平兼容 PECL 和 LVDS 兩種電平標準；(7)、1.5GHz 的全功率輸入帶寬(-3dB)。ADC 數(shù)據(jù)輸出緩沖接口的供電電壓 2.25V 是+5V 電源通過 LM1117 線性轉(zhuǎn)換而來。系統(tǒng)上電后，主控板會對 ADC 進行配置，使 ADC 工作在交替采樣模式下，實現(xiàn)每通道 2Gsps 采樣率。采樣數(shù)據(jù)分 2 路輸出，每路 8bit 數(shù)據(jù)位寬，傳輸速率為 1GHz，并伴隨 500MHz 輸出時鐘上下沿傳輸，時序圖見圖 2-4。

10圖 2-5 M470T2864EH3-CF7 內(nèi)存條結(jié)構(gòu)圖[9]DDR2 存儲芯片的數(shù)據(jù)位寬為 16bit，芯片為 8Mbit×16I/O×8 banks，有 13根行地址線(A12~A0)、10 根列地址線(A9~A0)，地址線行列復(fù)用。從內(nèi)存條結(jié)構(gòu)圖上可以看到每 2 顆并聯(lián)的 DDR2 存儲芯片完成對 1 組 16bit 數(shù)據(jù)的存儲，通過對這 2 顆 DDR2 芯片的分時存儲便可以實現(xiàn) 256M Byte 的存儲深度�，F(xiàn)在將 D0、D1、D2、D3 做為第一排(Rank)，D4、D5、D6、D7 為第二排，每排完成 64bit數(shù)據(jù)位寬的存儲，這兩排 DDR2 存儲芯片除了 CS#、CKE、ODT 信號，其它信號線共用。圖 2-5 上地址線有 14 根，實際上 K4T1G164QE 芯片的行列地址復(fù)用信號線只有 13 根(A12~A0)。關(guān)于 DDR2 SDRAM 存儲技術(shù)，會在第 4 章分析介紹。


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