發(fā)布時(shí)間：2025-01-07 02:20

　　復(fù)雜電磁環(huán)境主要是指：在一定的作戰(zhàn)時(shí)空內(nèi)，由時(shí)域、頻域、空域、極化域、能量上分布的數(shù)量很多、樣式復(fù)雜的電磁信號(hào)構(gòu)成的電磁環(huán)境，人為電磁發(fā)射和多種電磁現(xiàn)象的總合。針對(duì)復(fù)雜電磁環(huán)境，本論文研究了輻射源提取算法及雷達(dá)抗干擾決策算法，并結(jié)合相應(yīng)算法，開(kāi)發(fā)了硬件平臺(tái)。 論文前半部分首先介紹了復(fù)雜電磁環(huán)境下復(fù)雜電磁信號(hào)復(fù)雜性對(duì)雷達(dá)造成的危害，然后介紹了復(fù)雜電磁環(huán)境下輻射源參數(shù)提取方法，包括輻射源參數(shù)估計(jì)、輻射源分選與識(shí)別、輻射源定位與跟蹤。論文后半部分講述了雷達(dá)抗干擾決策算法，具體講解了改進(jìn)的基于TOPSIS雷達(dá)抗干擾決策算法，并給出了仿真結(jié)果。 論文最后以目標(biāo)環(huán)境分析機(jī)為硬件平臺(tái)，并結(jié)合某具體項(xiàng)目詳細(xì)介紹了硬件結(jié)構(gòu)及算法設(shè)計(jì)流程，該硬件設(shè)備采用光纖接收雷達(dá)數(shù)據(jù)，并用大容量高速DDR2存儲(chǔ)數(shù)據(jù)，最終把雷達(dá)的復(fù)雜電磁環(huán)境處分析結(jié)果通過(guò)以太網(wǎng)上報(bào)給上位機(jī)。綜上所述，本論文在算法研究的基礎(chǔ)上設(shè)計(jì)了硬件平臺(tái)，最后在硬件平臺(tái)上實(shí)現(xiàn)并驗(yàn)證了所給算法方案。

【文章頁(yè)數(shù)】：67 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 研究背景及意義
    1.2 研究歷史及現(xiàn)狀
    1.3 本文內(nèi)容及安排
第二章 復(fù)雜電磁環(huán)境下參數(shù)提取技術(shù)
    2.1 概述
    2.2 輻射源的參數(shù)估計(jì)
        2.2.1 輻射源的頻率估計(jì)
        2.2.2 輻射源的方向估計(jì)
        2.2.3 輻射源的頻譜估計(jì)
    2.3 輻射源分選與識(shí)別
    2.4 輻射源的定位與跟蹤
        2.4.1 卡爾曼濾波算法
        2.4.2 最小二乘算法
        2.4.3 交互式多模型算法
        2.4.4 仿真實(shí)驗(yàn)
    2.5 本章小結(jié)
第三章 雷達(dá)抗干擾決策技術(shù)
    3.1 概述
    3.2 雷達(dá)各種抗干擾技術(shù)
        3.2.1 時(shí)域抗干擾技術(shù)
        3.2.2 頻域抗干擾技術(shù)
        3.2.3 空域抗干擾技術(shù)
        3.2.4 極化抗干擾技術(shù)
    3.3 雷達(dá)抗干擾決策技術(shù)理論基礎(chǔ)
        3.3.1 抗干擾決策分配原則
        3.3.2 抗干擾效益值指標(biāo)
    3.4 改進(jìn) TOPSIS 的雷達(dá)抗干擾決策算法
        3.4.1 TOPSIS 概述
        3.4.2 TOPSIS 法的抗干擾決策算法
        3.4.3 仿真實(shí)驗(yàn)
    3.5 本章小結(jié)
第四章 目標(biāo)環(huán)境分析機(jī)的設(shè)計(jì)與應(yīng)用
    4.1 目標(biāo)環(huán)境分析機(jī)的總體設(shè)計(jì)
    4.2 SFP 光模塊應(yīng)用與設(shè)計(jì)
        4.2.1 XGSFBL34(43)12-20DA 光模塊特點(diǎn)及應(yīng)用
        4.2.2 LVPECL 與 LVPECL 信號(hào)之間連接
        4.2.3 SFP 光模塊硬件測(cè)試
    4.3 基于 Altera FPGA 與 DDR2 設(shè)計(jì)與使用
        4.3.1 DDR2 概述
        4.3.2 Altera FPGA 與 DDR2 連接
        4.3.3 ALTMEMPHY IP 核使用
        4.3.4 DDR2 接口 FIFO 設(shè)計(jì)
    4.4 目標(biāo)環(huán)境分析機(jī) FPGA 程序設(shè)計(jì)
        4.4.1 目標(biāo)環(huán)境分析機(jī)模塊劃分
        4.4.2 目標(biāo)環(huán)境分析機(jī)異步時(shí)鐘域處理
        4.4.3 目標(biāo)環(huán)境分析機(jī)實(shí)測(cè)數(shù)據(jù)處理
    4.5 本章小結(jié)
第五章 總結(jié)
致謝
參考文獻(xiàn)
碩士在讀期間的研究成果



本文編號(hào)：4024349