基于UVM的驗(yàn)證環(huán)境自動(dòng)化生成和測(cè)試用例的標(biāo)準(zhǔn)化設(shè)計(jì)
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【學(xué)位級(jí)別】:碩士
【部分圖文】:
圖3.16IOC信號(hào)握手類(lèi)型示例
PIN<sub>L</sub>EVELHANDSHAKE圖3.16IOC信號(hào)握手類(lèi)型示例第一種,SET<sub>W</sub>AIT,當(dāng)按照SET<sub>W</sub>AIT類(lèi)型配置IOC[0]和IOC[1]時(shí),測(cè)試用例起config<sub>s</sub>et....
圖3.18SystemVerilog方法導(dǎo)出過(guò)程代碼示例
如果待驗(yàn)設(shè)計(jì)或驗(yàn)證環(huán)境較大,這兩個(gè)操作甚至?xí)ㄙM(fèi)半個(gè)小時(shí)乃至更久的時(shí)間。但是對(duì)于基于C語(yǔ)言編寫(xiě)的測(cè)試用例,則只需要在使用時(shí),使用GCC編譯器將C測(cè)試用例編譯為二進(jìn)制文件即可,這也意味著完全無(wú)需冗長(zhǎng)的重編譯和elaboration過(guò)程,便可對(duì)新的驗(yàn)證場(chǎng)景進(jìn)行仿真。3.5....
圖3.19C方法導(dǎo)入過(guò)程代碼示例
圖3.19C方法導(dǎo)入過(guò)程代碼示例然后,在基于C語(yǔ)言的測(cè)試用例中組合這些封裝好的C測(cè)試方法,即可如Syilog驗(yàn)證語(yǔ)言一樣構(gòu)建驗(yàn)證場(chǎng)景。對(duì)于基于C語(yǔ)言的測(cè)試場(chǎng)景,這些場(chǎng)景需一個(gè)指定的線(xiàn)程中,常在SystemVerilog的測(cè)試用例中,定義好相應(yīng)的線(xiàn)程入行....
圖5.2自測(cè)代碼示例
第五章系統(tǒng)的測(cè)試與應(yīng)用效果分析上述測(cè)試用例中,每一個(gè)測(cè)試用例都用于保證一組標(biāo)準(zhǔn)化測(cè)試指令的準(zhǔn)確驅(qū)動(dòng)了保證在整個(gè)開(kāi)發(fā)過(guò)程中,每次增添或修改標(biāo)準(zhǔn)化測(cè)試環(huán)境中的方法,都不影響功能,采用了回歸測(cè)試的開(kāi)發(fā)模式。即每一次標(biāo)準(zhǔn)化驗(yàn)證環(huán)境代碼有版本更新時(shí)使用代碼生成器系統(tǒng),重新生成一版驗(yàn)證環(huán)境....
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