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一種高精度流水線ADC數(shù)字后臺校準技術(shù)

發(fā)布時間:2024-12-11 01:57
  模數(shù)轉(zhuǎn)換器(Analog to Digital Converter,ADC)能夠?qū)崿F(xiàn)模擬信號到數(shù)字信號的轉(zhuǎn)換,在現(xiàn)代電子通信中具有重要的作用,而流水線ADC在實現(xiàn)較高精度的同時兼顧了高速度,被廣泛的應(yīng)用于無線通信等眾多領(lǐng)域。但由于受非理想因素的影響,ADC的性能受到限制。所以,需要采用校準技術(shù)對流水線ADC中非理想因素帶來的誤差進行校準,而數(shù)字后臺校準技術(shù)的校準過程不會打斷系統(tǒng)的正常工作,且能夠?qū)?shù)的變化進行實時跟隨,因此得到了廣泛應(yīng)用。本文在詳細介紹了流水線ADC的工作方式及性能指標、ADC中的誤差來源、數(shù)字校準的基本原理后,提出了一種基于偽隨機噪聲(Pseudo-random Noise,PN)注入的數(shù)字后臺校準技術(shù),結(jié)合Radix校準算法,對電容失配、運放的有限增益以及工作環(huán)境變化引起的級間增益的誤差進行校準。通過采用高位削減,及增加冗余級的方式,加快流水線ADC的收斂速度,提高流水線ADC的整體精度。對電路中的參數(shù)、校準級數(shù)和冗余級數(shù)的變化帶來的影響進行分析及仿真,然后對功耗和性能進行折衷,確定整體的校準方案。本文所提出的校準技術(shù)被應(yīng)用于一款12bit 250Msps的流水線A...

【文章頁數(shù)】:79 頁

【學位級別】:碩士

【文章目錄】:
摘要
abstract
第一章 緒論
    1.1 研究背景
    1.2 國內(nèi)外研究現(xiàn)狀及趨勢
    1.3 本文的主要內(nèi)容與結(jié)構(gòu)安排
第二章 流水線ADC的原理與誤差分析
    2.1 ADC的基本原理
    2.2 ADC的性能指標
        2.2.1 靜態(tài)性能參數(shù)
        2.2.2 動態(tài)性能參數(shù)
    2.3 流水線ADC的基本結(jié)構(gòu)
        2.3.1 子ADC電路
        2.3.2 MDAC電路
    2.4 流水線ADC的誤差分析
        2.4.1 比較器失調(diào)
        2.4.2 噪聲
        2.4.3 時鐘抖動誤差
        2.4.4 電容失配
        2.4.5 運放的有限增益
        2.4.6 運放的有限帶寬
    2.5 本章小結(jié)
第三章 流水線ADC數(shù)字校準算法的設(shè)計
    3.1 數(shù)字校準技術(shù)的簡介
    3.2 數(shù)字校準技術(shù)的原理
        3.2.1 前臺校準技術(shù)
        3.2.2 后臺校準技術(shù)
    3.3 數(shù)字校準算法的設(shè)計
        3.3.1 偽隨機序列的特性
        3.3.2 校準算法的基礎(chǔ)
        3.3.3 高位削減的校準算法
        3.3.4 加冗余級的校準算法
        3.3.5 硬件電路的優(yōu)化
    3.4 本章小結(jié)
第四章 流水線ADC校準方案的確定與仿真
    4.1 整體校準方案的設(shè)計
        4.1.1 偽隨機序列的產(chǎn)生
        4.1.2 各種參數(shù)的設(shè)置
        4.1.3 校準級數(shù)的確定
        4.1.4 冗余級數(shù)的設(shè)計
        4.1.5 校準算法的實現(xiàn)方案
    4.2 流水線ADC及校準方案的建模
        4.2.1 流水線ADC的模型
        4.2.2 增益估計值更新模塊
        4.2.3 權(quán)重更新模塊
    4.3 數(shù)字校準算法的仿真
    4.4 本章小結(jié)
第五章 流水線ADC校準算法的實現(xiàn)及驗證
    5.1 校準方案的RTL實現(xiàn)
        5.1.1 偽隨機序列的實現(xiàn)
        5.1.2 延遲對齊單元
        5.1.3 增益及權(quán)重的更新模塊
        5.1.4 數(shù)字輸出的合成
        5.1.5 功能仿真
    5.2 數(shù)字校準算法的FPGA驗證
        5.2.1 FPGA的整體結(jié)構(gòu)
        5.2.2 PS部分的配置
        5.2.3 IP的封裝
        5.2.4 硬件實現(xiàn)結(jié)果
        5.2.5 軟件應(yīng)用程序
        5.2.6 整體驗證過程
    5.3 版圖及測試
    5.4 本章小結(jié)
第六章 總結(jié)與展望
    6.1 總結(jié)
    6.2 展望
致謝
參考文獻
攻讀碩士學位期間取得的成果



本文編號:4016000

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