發(fā)布時(shí)間：2024-09-28 19:31

　　 基于SMIC 0.13μm CMOS工藝,設(shè)計(jì)一款納瓦級(jí)功耗的全CMOS帶隙基準(zhǔn)電路。該電路由全CMOS電路實(shí)現(xiàn),避免使用三極管和電阻,實(shí)現(xiàn)了節(jié)省芯片面積的目的。晶體管工作在三極管區(qū)和亞閾值區(qū),大幅降低了功耗。Cadence仿真結(jié)果表明:在-20～100℃范圍內(nèi),溫度系數(shù)為31 ppm/℃;在電源電壓1.2～3.3 V的變化范圍內(nèi),電源電壓漂移系數(shù)為0.42%/V。參考電源電壓下,電路的電源抑制比(PSRR)達(dá)到51.7 dB@100 Hz;室溫下,電路總靜態(tài)電流為22.8 nA,功耗為27.4 nW@1.2 V;該電路可調(diào)節(jié)性強(qiáng),適用于低功耗芯片中。

【文章頁數(shù)】：4 頁

【文章目錄】：
1 電路設(shè)計(jì)
    1.1 亞閾值區(qū)工作原理
    1.2 核心電路工作原理
    1.3 啟動(dòng)電路工作原理
2 結(jié)果分析
3 結(jié)論



本文編號(hào)：4006247