發(fā)布時(shí)間：2018-09-12 11:37

【摘要】：隨著集成電路的發(fā)展,芯片采用先進(jìn)的工藝,性能越來(lái)越好。然而這些先進(jìn)的工藝對(duì)芯片的靜電放電(ESD)的承受能力削弱,同時(shí)人們對(duì)于芯片ESD的防護(hù)要求不但沒(méi)有降低,反而越來(lái)越高,這使得ESD防護(hù)電路更加不容易設(shè)計(jì)。國(guó)內(nèi)ESD防護(hù)的研究相對(duì)落后于國(guó)際先進(jìn)水平,特別是國(guó)產(chǎn)的集成電路芯片,ESD已經(jīng)使芯片的成品率和可靠性大大降低,因此對(duì)芯片ESD的研究意義非常重大。本文針對(duì)國(guó)產(chǎn)JSR26C32X-S型抗輻射四路差分接收器芯片,通過(guò)對(duì)芯片的測(cè)試和失效分析對(duì)其進(jìn)行ESD評(píng)估。主要研究?jī)?nèi)容包括對(duì)JSR26C32X-S型芯片進(jìn)行三種靜電放電模型(HBM、MM和CDM)的測(cè)試,然后對(duì)其ESD失效機(jī)理分析,并對(duì)三種放電模型下抗ESD性能差異對(duì)比和改進(jìn)設(shè)計(jì)。首先設(shè)計(jì)三種放電模型的測(cè)試方案,并測(cè)得JSR26C32X-S型芯片在人體模型(HBM)靜電放電測(cè)試下的失效閾值為5000V,在機(jī)器模型(MM)靜電放電測(cè)試下的失效閾值為200V,在器件充電模型(CDM)靜電放電測(cè)試下的失效閾值為3000V。對(duì)三種失效進(jìn)行了對(duì)比,并進(jìn)行失效原因分析,發(fā)現(xiàn)HBM和MM模型下芯片的差分輸入管腳最容易失效,失效的具體原因是連接ESD防護(hù)二極管的多晶硅互連線被擊穿。為了提高該款芯片對(duì)HBM和MM靜電放電的承受能力,對(duì)芯片差分輸入管腳的ESD防護(hù)提出改進(jìn)的保護(hù)電路(使用更高效的GGNMOS或SCR防護(hù)結(jié)構(gòu))及改進(jìn)措施。從測(cè)試結(jié)果還可以發(fā)現(xiàn)JSR26C32X-S型芯片的CDM靜電放電防護(hù)能力非常高,分析其原因,發(fā)現(xiàn)是輸出緩沖級(jí)電路中面積非常大的NMOS和PMOS管在ESD事件發(fā)生時(shí)泄放了大量ESD電流。綜上所述,本文對(duì)國(guó)產(chǎn)JSR26C32X-S型抗輻射四路差分接收器芯片的ESD防護(hù)進(jìn)行了研究,通過(guò)一系列測(cè)試和失效分析,找出其最容易失效的地方,并提出了改進(jìn)的ESD防護(hù)結(jié)構(gòu)。將其應(yīng)用于該芯片,甚至應(yīng)用于工業(yè)和軍事領(lǐng)域的其它同類型芯片,將大大提高芯片的成品率以及其可靠性。
[Abstract]:With the development of integrated circuit, the chip adopts advanced technology, the performance is getting better and better. However, these advanced processes weaken the ability to withstand the electrostatic discharge (ESD) of the chip, and at the same time, the protection requirements for the chip ESD are not reduced, but higher and higher, which makes the ESD protection circuit more difficult to design. The research of ESD protection in China lags behind the advanced level of the world, especially the domestic integrated circuit chip ESD has greatly reduced the yield and reliability of the chip, so the research on chip ESD is of great significance. In this paper, ESD is evaluated by testing and failure analysis of JSR26C32X-S four-way differential receiver chip. The main contents of this paper are as follows: testing three kinds of electrostatic discharge models (HBM,MM and CDM) for JSR26C32X-S chip, then analyzing the failure mechanism of ESD, and comparing and improving the difference of anti-ESD performance under the three discharge models. First, the test scheme of three discharge models is designed. The failure threshold of JSR26C32X-S chip is 5 000 V under (HBM) electrostatic discharge test of human body model, 200 V under machine model (MM) electrostatic discharge test, and 3 000 V under (CDM) electrostatic discharge test of device charging model. By comparing the three failures and analyzing the causes of the failures, it is found that the differential input pin of the chip under the HBM and MM models is the most likely to fail, and the specific reason of the failure is the breakdown of the polysilicon interconnects connected to the ESD protection diodes. In order to improve the resistance of the chip to HBM and MM electrostatic discharge, an improved protection circuit (using a more efficient GGNMOS or SCR protective structure) and improved measures are proposed for the ESD protection of the differential input pin of the chip. It can also be found from the test results that the CDM electrostatic discharge protection capability of the JSR26C32X-S chip is very high. The reason is that the NMOS and PMOS transistors with a very large area in the output buffer circuit discharge a large amount of ESD current during the ESD event. To sum up, the ESD protection of domestic JSR26C32X-S four-way differential receiver chip is studied. Through a series of tests and failure analysis, the most vulnerable areas of failure are found out, and an improved ESD protection structure is proposed. Applying it to the chip, even to other similar chips in industrial and military fields, will greatly improve the yield and reliability of the chips.
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN407

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