發(fā)布時間：2018-09-08 11:50

【摘要】：隨著CMOS工藝縮減至納米尺寸,鎖存器對空間輻射環(huán)境中高能粒子引起的軟錯誤越發(fā)敏感.為緩解軟錯誤對鎖存器電路的影響,提出一種基于45 nm CMOS工藝的單粒子翻轉自恢復的低功耗鎖存器.該鎖存器使用3個C單元構成內(nèi)部互鎖的結構,每個C單元的輸出節(jié)點的狀態(tài)由另2個C單元的輸出節(jié)點決定;任意C單元的輸出節(jié)點發(fā)生單粒子翻轉后,該鎖存器將通過內(nèi)部互鎖的反饋路徑將翻轉節(jié)點恢復正確;在瞬態(tài)脈沖消散后沒有節(jié)點處于高阻態(tài),提出的鎖存器適用于采用了時鐘門控技術的低功耗電路.大量的SPICE仿真結果表明,與已有的加固鎖存器相比,文中提出的鎖存器在延時、功耗、面積開銷和軟錯誤加固能力上取得了良好的平衡,平均節(jié)省57.53%的面積-功耗-延時積開銷;詳盡的蒙特卡洛仿真實驗表明,該鎖存器對工藝、供電電壓和溫度的波動不敏感.
[Abstract]:As the CMOS process is reduced to nanometer size, the latch becomes more sensitive to soft errors caused by high-energy particles in the radiation environment. In order to mitigate the influence of soft errors on the latch circuit, a low power latch based on 45 nm CMOS technology is proposed. The latch uses three C units to form an internal interlocking structure. The state of the output nodes of each C unit is determined by the output nodes of the other two C units. The latch will restore the correct turn over node through the feedback path of internal interlocking, and no node is in high resistance state after the transient pulse dissipates. The proposed latch is suitable for low power circuits using clock gating technology. A large number of SPICE simulation results show that compared with the existing strengthened latch, the proposed latch achieves a good balance in terms of delay, power consumption, area overhead and soft error reinforcement ability. A detailed Monte Carlo simulation shows that the latch is insensitive to the fluctuation of process, power supply voltage and temperature.
【作者單位】： 合肥工業(yè)大學電子科學與應用物理學院;合肥兆芯有限公司;
【基金】：國家自然科學基金(61574052,61674048)
【分類號】：TN432

【參考文獻】

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本文編號：2230433