發(fā)布時(shí)間：2024-10-04 18:07

　　 大功率復(fù)雜電力電子裝置通常需要實(shí)時(shí)仿真系統(tǒng)來(lái)加速裝置開(kāi)發(fā)和功能驗(yàn)證。然而,商業(yè)化電力電子實(shí)時(shí)仿真系統(tǒng)均由國(guó)外公司壟斷,價(jià)格昂貴,系統(tǒng)升級(jí)維護(hù)費(fèi)用高,開(kāi)放性差,仿真容量和接口數(shù)量也受限。為此,文中提出了一種基于多現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)的實(shí)時(shí)仿真系統(tǒng)的實(shí)現(xiàn)架構(gòu),以多片F(xiàn)PGA作為并行核心運(yùn)算單元,有效增加仿真容量和縮短仿真步長(zhǎng)。分析了數(shù)據(jù)實(shí)時(shí)傳輸?shù)男枨?并提出了一種滿足通信需求的增強(qiáng)型串行外設(shè)接口(SPI)通信方式�；�于該架構(gòu)自主開(kāi)發(fā)研制了實(shí)時(shí)仿真平臺(tái),并采用硬件描述語(yǔ)言構(gòu)建10kV 12級(jí)聯(lián)H橋靜止同步補(bǔ)償器(STATCOM)電路模型進(jìn)行系統(tǒng)實(shí)時(shí)仿真驗(yàn)證。實(shí)驗(yàn)結(jié)果表明:實(shí)時(shí)仿真步長(zhǎng)可以達(dá)到2μs,實(shí)時(shí)仿真波形與MATLAB仿真波形誤差在0.5%以內(nèi)。

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【部分圖文】：

圖１實(shí)時(shí)仿真系統(tǒng)總體結(jié)構(gòu)圖Ｆｉｇ．１Ｓｔｒｕｃｔｕｒｅｏｆｒｅａｌ－ｔｉｍｅｓｉｍｕｌａｔｉｏｎｓｙｓｔｅｍ１３８

，軟件仿真時(shí)采用ＣＰＵ進(jìn)行數(shù)據(jù)運(yùn)算處理，實(shí)時(shí)仿真也需要核心計(jì)算模塊來(lái)進(jìn)行數(shù)據(jù)處理，只是需要實(shí)時(shí)計(jì)算。本系統(tǒng)采用ＦＰＧＡ進(jìn)行并行計(jì)算處理。為了盡可能增加各類接口的數(shù)量并方便各模塊以及系統(tǒng)的擴(kuò)容，本文將所有接口模塊以及ＦＰＧＡ仿真模塊設(shè)計(jì)成獨(dú)立板卡式結(jié)構(gòu)，分別有模擬輸入（Ａ／Ｄ采樣）....

圖２ＦＰＧＡ仿真板卡結(jié)構(gòu)圖Ｆｉｇ．２ＳｔｒｕｃｔｕｒｅｏｆＦＰＧＡｓｉｍｕｌａｔｉｏｎｉｎｔｅｒｆａｃｅｃａｒｄ

ｏＣ）及片上網(wǎng)絡(luò)（ｎｅｔｗｏｒｋｏｎｃｈｉｐ，ＮｏＣ）上應(yīng)用十分廣泛，采用多ＦＰＧＡ級(jí)聯(lián)時(shí)有多種互聯(lián)拓?fù)浣Y(jié)構(gòu)［２１］，主要可分為固定連線的網(wǎng)絡(luò)型（ｍｅｓｈ）和可編程的交叉開(kāi)關(guān)型（ｃｒｏｓｓｂａｒ）兩種。不同的拓?fù)浠ヂ?lián)結(jié)構(gòu)不僅會(huì)對(duì)系統(tǒng)的運(yùn)行速度產(chǎn)生重大影響，還影響著系統(tǒng)的容量及可擴(kuò)....

圖3實(shí)時(shí)仿真模型拓?fù)銯i}:3Topologyofreaftimesimulationmodel

ｈｔｔｐ：／／ｗｗｗ．ａｅｐｓ－ｉｎｆｏ．ｃｏｍ圖３實(shí)時(shí)仿真模型拓?fù)洌疲椋纾�３Ｔｏｐｏｌｏｇｙｏｆｒｅａｌ－ｔｉｍｅｓｉｍｕｌａｔｉｏｎｍｏｄｅｌ表２不同拓�(fù)洌疲校牵临Y源消耗情況Ｔａｂｌｅ２ＦＰＧＡｒｅｓｏｕｒｃｅｃｏｎｓｕｍｐｔｉｏｎｓｉｎｄｉｆｆｅｒｅｎｔｔｏｐｏｌｏｇｉｅｓ....

圖４實(shí)時(shí)仿真系統(tǒng)與實(shí)際控制器連接圖Ｆｉｇ．４Ｉｎｔｅｒｆａｃｅｃｏｎｎｅｃｔｉｏｎｂｅｔｗｅｅｎｒｅａｌ－ｔｉｍｅｓｉｍｕｌａｔｉｏｎｓｙｓｔｅｍａｎｄｒｅａｌｃｏｎｔｒｏｌｕｎｉｔ

ｆｆｅｒｅｎｔｔｏｐｏｌｏｇｉｅｓ電路拓?fù)滟Y源消耗量／個(gè)ＬＥＩ／ＯＤＳＰ單相全橋逆變電路３４８０（３．０％）４（０．８％）２１（３．９％）１０ｋＶ的ＳＴＡＴＣＯＭ電路７４１４５（６４．８％）１４４（２７．３％）２１０（３９．５％）５實(shí)驗(yàn)驗(yàn)證與ＭＡＴＬＡＢ仿真對(duì)比分析為驗(yàn)證上文所提....

本文編號(hào)：4006994