發(fā)布時(shí)間：2015-01-11 20:19

 

【摘要】 半導(dǎo)體技術(shù)的飛速發(fā)展已經(jīng)將集成電路技術(shù)帶到了超深亞微米時(shí)代，這使得集成電路性能更好、集成度更高。集成電路從其誕生以來就朝著高性能和高可靠性兩個(gè)方向不斷發(fā)展。器件尺寸縮小、電路性能提升的同時(shí)，一些傳統(tǒng)的可靠性失效機(jī)理，如柵氧經(jīng)時(shí)擊穿、熱載流子注入、電遷移等對電路與器件的影響不但沒有減輕，而且一些以前可以忽略的失效機(jī)理如，負(fù)偏壓溫度不穩(wěn)定性，也變得越來越不能忽視了。因此，在一些可靠性要求較高的應(yīng)用領(lǐng)域，可靠性失效嚴(yán)重威脅著SoC（System on Chip）乃至系統(tǒng)的安全，甚至一塊電路的失效都可能會帶來重大的損失甚至是災(zāi)難性的后果。本研究提出了一種新的SoC可靠性測試與壽命預(yù)報(bào)技術(shù)。針對柵氧經(jīng)時(shí)擊穿、熱載流子注入、負(fù)偏壓不穩(wěn)定性、電遷移失效機(jī)理，設(shè)計(jì)若干種專用于可靠性測試的電路單元，其可作為IP（Intellectual Property）嵌入到主電路之中，具體內(nèi)容概括如下：（1）首先從可靠性基礎(chǔ)理論出發(fā)，基于超深亞微米時(shí)代可靠性測試遇到的困難，創(chuàng)新性地提出了可靠性預(yù)報(bào)單元的設(shè)計(jì)理念；并針對單個(gè)失效機(jī)理設(shè)計(jì)單一失效機(jī)理的預(yù)報(bào)實(shí)現(xiàn)方案。（2）基于柵介質(zhì)經(jīng)時(shí)擊穿的失效機(jī)理、失效模型以及壽命的威布爾分布，提出了柵介質(zhì)失效監(jiān)測電路，求出電路設(shè)計(jì)所需參數(shù)的表達(dá)式。針對設(shè)計(jì)的柵氧擊穿監(jiān)測單元電路，基于臺積電的0.18μm CMOS工藝設(shè)計(jì)了監(jiān)測電路版圖，并進(jìn)行了投片。對獲得的監(jiān)測電路以及用于柵氧經(jīng)時(shí)擊穿加速實(shí)驗(yàn)的測試電容進(jìn)行了大量的實(shí)驗(yàn)，獲得設(shè)計(jì)所需的參數(shù)，對電路以及電路設(shè)計(jì)方法進(jìn)行了驗(yàn)證。（3）基于熱載流子注入發(fā)生的機(jī)理，提出了熱載流子失效監(jiān)測電路的設(shè)計(jì)方案。針對熱載流子注入對器件及電路的影響，設(shè)計(jì)了熱載流子注入失效監(jiān)測電路�；谂_積電的0.18μmCMOS工藝設(shè)計(jì)了熱載流子注入失效監(jiān)測單元電路版圖，并進(jìn)行了投片。對獲得的監(jiān)測電路以及用于加速壽命實(shí)驗(yàn)的環(huán)形振蕩器進(jìn)行了熱載流子加速壽命實(shí)驗(yàn)，驗(yàn)證了環(huán)形振蕩器振蕩頻率隨時(shí)間的變化關(guān)系，對電路以及電路設(shè)計(jì)方法進(jìn)行了驗(yàn)證。（4）基于負(fù)偏壓溫度不穩(wěn)定性發(fā)生的機(jī)理，提出了負(fù)偏壓溫度不穩(wěn)定性失效監(jiān)測電路的設(shè)計(jì)方案。針對負(fù)偏壓溫度不穩(wěn)定性對器件及電路的影響，設(shè)計(jì)了負(fù)偏壓溫度不穩(wěn)定性失效監(jiān)測電路�；谂_積電的0.18μm CMOS工藝設(shè)計(jì)了負(fù)偏壓溫度不穩(wěn)定性失效監(jiān)測單元電路版圖，并進(jìn)行了投片。對獲得的監(jiān)測電路以及用于加速壽命實(shí)驗(yàn)的金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管（MOSFET：Metal-Oxide-Semiconductor Field Effect Transistors）進(jìn)行負(fù)偏壓溫度實(shí)驗(yàn)，驗(yàn)證了負(fù)偏壓溫度應(yīng)力時(shí)間也符合小數(shù)冪指數(shù)函數(shù)關(guān)系，對電路以及電路設(shè)計(jì)方法進(jìn)行了驗(yàn)證。（5）基于電遷移發(fā)生的機(jī)理，提出了電遷移失效監(jiān)測電路的設(shè)計(jì)方案。針對電遷移對器件及電路的影響，設(shè)計(jì)了電遷移失效監(jiān)測電路�；谂_積電的0.18μmCMOS工藝設(shè)計(jì)電遷移失效監(jiān)測單元電路版圖，并進(jìn)行投片。對獲得的監(jiān)測電路以及測試金屬連線組進(jìn)行電遷移加速壽命實(shí)驗(yàn)，獲得相關(guān)參數(shù)，對電路以及電路設(shè)計(jì)方法進(jìn)行了驗(yàn)證。（6）針對可靠性失效監(jiān)測系統(tǒng)在應(yīng)用中可能會占用過多輸入/輸出（I/O：Input/Output）口的問題，設(shè)計(jì)了聯(lián)合測試組總線接口電路并進(jìn)行了仿真�？傊�，本論文所提出的SoC可靠性測試與壽命預(yù)報(bào)技術(shù)克服了傳統(tǒng)可靠性概率統(tǒng)計(jì)法分析不能實(shí)時(shí)反映電路的可靠性狀態(tài)以及電路可靠性仿真耗時(shí)長精度差的缺點(diǎn)。本論文提出的可靠性失效測試系統(tǒng)可嵌入到待測電路中，能實(shí)時(shí)地反映待測電路的退化狀態(tài)，具有很好應(yīng)用價(jià)值。 

第一章 緒 論

1.1 SoC 發(fā)展的可靠性需求
現(xiàn)代電子信息技術(shù)的迅猛發(fā)展極大地改變了人們的生活方式，其影響深入到了日常生活的各個(gè)領(lǐng)域，購物、出行、通訊、教育等都受到了深刻的影響——越來越多的網(wǎng)購與團(tuán)購；更加舒適易駕的汽車；更多功能且更加輕、薄的無線通信器材；更加便捷的網(wǎng)絡(luò)教育 。這些無疑使人們的生活發(fā)生了翻天覆地的變化，而這些變化產(chǎn)生的推動(dòng)者就是現(xiàn)代電子信息技術(shù)這頂王冠上那顆璀璨奪目的明珠——微電子技術(shù)。1958 年 Jack Kilby 發(fā)明了第一塊集成電路，這無疑是晶體管發(fā)明帶來的 固態(tài)革命 之后的另一次 革命 ，從此電子電路踏上了微型化與集成化的快車道。據(jù)國際數(shù)據(jù)公司統(tǒng)計(jì)2011年全球半導(dǎo)體市場規(guī)模已經(jīng)達(dá)到了約3000億美元。
經(jīng)過近幾十年的發(fā)展，半導(dǎo)體加工工藝從微米時(shí)代已經(jīng)發(fā)展到了 28nm/22nm的超深亞微米時(shí)代，這使得集成電路的性能與集成度更高。集成電路從其誕生以來就朝著高性能和高可靠性兩個(gè)方向不斷發(fā)展。一方面，芯片的集成度提高、功能更加復(fù)雜，片上系統(tǒng) SoC（System on Chip）成為發(fā)展的主流；另一方面因可靠性失效帶來的 SoC 性能不穩(wěn)定問題成為其發(fā)展的阻礙。在像航空航天這樣對可靠性要求較高的領(lǐng)域，可靠性問題甚至成了主導(dǎo)性因素。
由于系統(tǒng)可靠性要求較高領(lǐng)域的持續(xù)關(guān)注，集成電路可靠性成為研究者眼中的 焦點(diǎn) 。然而，半導(dǎo)體技術(shù)的進(jìn)步，卻給電路的可靠性帶來了持續(xù)的困擾。器件柵介質(zhì)減薄、結(jié)深減小、溝道縮短等等使器件得二維效應(yīng)不斷增強(qiáng)[1],[.2]，這些都使 SoC 的可靠性問題變得更加復(fù)雜。高可靠性應(yīng)用領(lǐng)域，如探月工程中的 嫦娥 、 玉兔 ，它們的電子器件就經(jīng)歷著大電場、高低溫、大輻照計(jì)量等極端條件的影響，這些都是設(shè)計(jì)者必須面臨的強(qiáng)大挑戰(zhàn)。
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1.2 SoC 可靠性測試與壽命預(yù)報(bào)技術(shù)
鑒于上述問題，本論文提出了一種新的 SoC 可靠性測試與壽命預(yù)報(bào)技術(shù)。針對柵氧經(jīng)時(shí)擊穿、熱載流子注入、負(fù)偏壓不穩(wěn)定性、電遷移等失效機(jī)理，設(shè)計(jì)若干種專用于可靠性測試的電路單元，其制作工藝與設(shè)計(jì)規(guī)則與主電路完全相同，并可作為 IP 嵌入到主電路之中。這種可靠性測試單元具有以下三種作用：
1.可靠性評價(jià)。利用本論文的可靠性測試電路系統(tǒng)可以對器件的壽命或可靠性做出定量評價(jià)�？煽啃詼y試單元的周邊環(huán)境與主電路幾乎完全相同，所以由此得到的可靠性指標(biāo)能夠最大限度地反映 SoC 的實(shí)際狀況。
2.壽命預(yù)報(bào)。在 SoC 臨近失效時(shí)，可靠性測試單元將先行失效，并將失效信息傳送給芯片外部的檢測電路，這樣可以使系統(tǒng)用戶在 SoC 失效前就采取措施予以更換（可維修系統(tǒng)，如地面裝備）或用冗余單元代替（不可維修系統(tǒng)，如空間裝備）。對于那些電路一旦失效就會造成巨大損失的系統(tǒng)（如導(dǎo)彈系統(tǒng)、衛(wèi)星系統(tǒng)），筆耕文化傳播，采用此技術(shù)后有可能避免出現(xiàn)重大損失。如圖 1.1 所示，測試單元失效點(diǎn)即為壽命預(yù)報(bào)點(diǎn)。
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第二章 SoC 可靠性測試與失效預(yù)報(bào)的方案設(shè)計(jì)

2.1 引言
半導(dǎo)體加工工藝的縮小使得 SoC 可靠性問題變得日益嚴(yán)重，為了應(yīng)對新出現(xiàn)的問題所采用的新材料，如銅/低 k 介質(zhì)、高 k 柵介質(zhì)和金屬柵電極等，使得MOSFET 器件中的可靠性問題越來越復(fù)雜[1]。按照國家標(biāo)準(zhǔn)的定義，集成電路和微電子器件的可靠性是指產(chǎn)品在規(guī)定的條件下和規(guī)定的時(shí)間內(nèi)，完成功能的能力[8]工作時(shí)間是衡量電子器件重要指標(biāo)，一般采用電子器件的平均失效時(shí)間（MTF:Mean Time to Failure）來代表電路和器件的壽命[9~11]。由于 SoC 變得更加復(fù)雜，且面臨的可靠性問題也日益嚴(yán)重，因此當(dāng)高可靠性需求領(lǐng)域?qū)?SoC 提出了可靠性評價(jià)與測試需求時(shí)，設(shè)計(jì)者與生產(chǎn)者突然面臨著無可著手的感覺。因?yàn)槟壳暗目煽啃栽u價(jià)與測試手段，大都是 事前 或 事后 來進(jìn)行，這些 事前 或 事后 的測試手段無法實(shí)時(shí)地將電路的實(shí)際情況反映出來。本論文對熱載流子注入（HCI）、電遷移（EM）、柵氧經(jīng)時(shí)擊穿（TDDB）、負(fù)偏壓不穩(wěn)定性（NBTI）引起的失效提出一種全新的可靠性測試與評價(jià)新技術(shù)，該可靠性測試電路可嵌入到待測電路，對待測電路的可靠性狀態(tài)進(jìn)行監(jiān)測。在器件即將失效時(shí)，該測試電路將發(fā)出告警信號與指示信息，提示用戶電路即將失效并指明引發(fā)失效的失效機(jī)理。
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2.2 可靠性失效預(yù)報(bào)單元的預(yù)報(bào)原理
一般地，元器件失效率和時(shí)間的關(guān)系可用圖 2.1 中的理想化浴盆曲線[12~15]來描述。定義圖 2.1 中失效率為:
基于以上失效統(tǒng)計(jì)學(xué)結(jié)果，元器件失效率和時(shí)間的關(guān)系符合浴盆曲線。如圖2.1 所示，器件隨時(shí)間的失效情況（浴盆曲線）分為三個(gè)區(qū)域：
第一階段為早期失效期；此時(shí)失效率較高，經(jīng)過一段時(shí)間的應(yīng)力后失效率迅速下降，早期失效器件可通過老化篩選將失效器件篩選掉；
第二階段為偶然失效期；偶然失效期的失效率低且基本恒定不變，是器件壽命期；
第三階段是耗損失效期；此時(shí)失效率顯著增加，器件大多相繼失效。這一階段器件的失效是由全局性因素造成的，此時(shí)器件或電路損傷已經(jīng)嚴(yán)重，即將失效。
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第三章 柵氧經(jīng)時(shí)擊穿預(yù)報(bào)單元的設(shè)計(jì)與測試 ..................26-52 
3.1 引言 ...............................26 
3.2 柵介質(zhì) TDDB 擊穿機(jī)理 .......................26-36 
3.2.1 Si-SiO_2 系統(tǒng)中的主要缺陷 ....................26-29 
3.2.2 柵氧擊穿的相關(guān)參數(shù) ...................29-30 
3.2.3 氧化層的失效機(jī)理與失效模型 .....................30-33 
3.2.4 影響柵介質(zhì) TDDB 的因素..................... 33-36 
3.3 柵介質(zhì)擊穿評價(jià)方法............................. 36-38 
3.3.1 柵介質(zhì) TDDB 可靠性的評價(jià)方法......................... 36-37 
3.3.2 柵介質(zhì) TDDB 壽命的統(tǒng)計(jì)分布...................... 37-38 
3.4 柵氧經(jīng)時(shí)擊穿監(jiān)測電路設(shè)計(jì) ......................38-40 
3.4.1 監(jiān)測電路原理................................. 38-39 
3.4.2 監(jiān)測電路工作狀態(tài)......................... 39-40 
3.5 柵介質(zhì)擊穿監(jiān)測單元參數(shù)設(shè)計(jì)................. 40-46 
 3.5.1 監(jiān)測電路參數(shù)設(shè)計(jì)................ 41-44 
3.5.2 柵氧擊穿監(jiān)測單元電路設(shè)計(jì)理論與失效模型的結(jié)合........... 44-46 
3.6 柵氧擊穿監(jiān)測單元電路芯片與實(shí)驗(yàn)驗(yàn)證 ....................46-51 
3.6.1 TDDB 測試裝置 .............................47 
3.6.2 TDDB 測試方案 .....................47-48 
3.6.3 TDDB 實(shí)驗(yàn)......................... 48-49 
3.6.4 TDDB 實(shí)驗(yàn)數(shù)據(jù)處理與結(jié)果分析 ................49-51 
3.7 本章小結(jié) ......................51-52 
第四章 熱載流子注入失效預(yù)報(bào)單元的設(shè)計(jì)與測試.................. 52-72 
4.1 引言............................... 52 
4.2 熱載流子效應(yīng)失效機(jī)理 .......................52-55 
4.2.1 柵介質(zhì)中的電荷 ...................52-53 
4.2.2 熱載流子的形成................ 53-54 
4.2.3 熱載流子效應(yīng)對器件影響 ...................54-55 
4.3 熱載流子失效監(jiān)測原理...................... 55-58 
4.3.1 熱載流子注入效應(yīng)對反相器的影響 .................55-57 
4.3.2 熱載流子失效監(jiān)測方法......................... 57-58 
4.4 非退化環(huán)形振蕩器設(shè)計(jì)與驗(yàn)證............ 58-62 
4.4.1 反相器抗熱載流子效應(yīng)措施.............. 59 
4.4.2 監(jiān)測電路抗熱載流子退化設(shè)計(jì)的仿真驗(yàn)證 .................59-62 
4.5 熱載流子注入監(jiān)測單元電路設(shè)計(jì)與仿真驗(yàn)證 ...................62-67 
4.5.1 熱載流子注入監(jiān)測單元電路設(shè)計(jì) ...................62-63 
4.5.2 熱載流子注入監(jiān)測單元電路子電路設(shè)計(jì)與仿真驗(yàn)證 ..........63-67 
4.6 熱載流子注入失效監(jiān)測電路的電路芯片與實(shí)驗(yàn)驗(yàn)證 ..........67-70 
4.6.1 熱載流子注入失效測試方案................. 68-69 
4.6.2 熱載流子注入失效實(shí)驗(yàn) .................69-70 
4.7 本章小結(jié)........................... 70-72 
第五章 負(fù)偏壓溫度不穩(wěn)定性預(yù)報(bào)單元的設(shè)計(jì)與測試.................. 72-86 

第七章 可靠性綜合測試單元接口設(shè)計(jì)

SoC 可靠性測試與失效預(yù)報(bào)電路包括了 TDDB、HCI、NBTI、EM 失效監(jiān)測電路。針對各種失效模式的監(jiān)測電路要進(jìn)行應(yīng)用就必須嵌入到待測電路中。雖然它們的功耗很小，所占面積也小，但是每種失效模式的監(jiān)測電路都會占有一定數(shù)量的 I/O 口。如果某個(gè)待測電路要對兩種以上的失效模式進(jìn)行監(jiān)測，這些監(jiān)測電路所占的 I/O 口總數(shù)就會成為待測電路的負(fù)擔(dān)。這對功能越來越多的 SoC 或 VLSI來說都是不可接受的。采用 JTAG 總線是解決此問題的途徑之一。本章將簡單介紹 JTAG 的結(jié)構(gòu)與功能，并對 JTAG 電路進(jìn)行仿真。

 

7.1 JTAG 的結(jié)構(gòu)與功能
7.1.1 JTAG 的構(gòu)成
集成電路的發(fā)展使得芯片的尺寸不斷減小、集成度不斷提高。同一芯片內(nèi)經(jīng)常包括不同的功能模塊。電路功能的復(fù)雜化導(dǎo)致電路系統(tǒng)的測試也急劇復(fù)雜。許多復(fù)雜的芯片可供測試的物理節(jié)點(diǎn)不斷減少、也不斷減小，這使得探針儀、半導(dǎo)體參數(shù)儀、針床等傳統(tǒng)測試設(shè)備和方法都無法有效地對電路進(jìn)行測試。因此人們開始研究新的測試方法，其中邊界掃描（Boundary Scan）測試技術(shù)就是其中非常有效的一種。上世紀(jì) 90 年代，邊界掃描技術(shù)成為 IEEE 規(guī)范。由于受到眾多設(shè)計(jì)者與制造廠商的認(rèn)可，這項(xiàng)規(guī)范又被稱為 JTAG（聯(lián)合測試行動(dòng)組）規(guī)范[101,102]。電子行業(yè)一般習(xí)慣性的用 JTAG 表示 IEEE1149.1 技術(shù)。
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總結(jié)

半導(dǎo)體技術(shù)與電路技術(shù)的發(fā)展，極大地滿足了人們不斷增長的需求，使現(xiàn)代生活更加方便、舒適、更加多姿多彩。這些功能更加強(qiáng)大、更加簡單便攜的產(chǎn)品在技術(shù)不斷進(jìn)步的同時(shí)卻面臨著各種可靠性問題的考驗(yàn)。這些日益嚴(yán)重的可靠性問題不斷考驗(yàn)著消費(fèi)者的耐心，甚至直接威脅到使用者的人身安全。在像航空、航天這樣的高可靠性需求領(lǐng)域，這些可靠性問題可能會帶來更加慘痛的損失。
SoC 面臨的可靠性問題日益復(fù)雜，但是卻沒有合適的方法能對各種失效機(jī)理帶來的電路或系統(tǒng)失效進(jìn)行 事前預(yù)告 。傳統(tǒng)的可靠性測試方法在這里變得無能為力。
面臨這樣迫切的可靠性需求，本論文針對超深亞微米階段，SoC 以及 VLSI以上規(guī)模集成電路的可靠性困局，提出了一種可嵌入的可靠性測試與壽命預(yù)報(bào)方案。具體工作如下：
（1）設(shè)計(jì)了針對柵氧經(jīng)時(shí)擊穿失效的監(jiān)測單元電路；根據(jù)柵介質(zhì)失效的特點(diǎn)，求出了電路設(shè)計(jì)所需參數(shù)的表達(dá)式；對設(shè)計(jì)得到的柵氧經(jīng)時(shí)擊穿監(jiān)測單元電路進(jìn)行仿真；并基于 TSMC 的 0.18μm CMOS 工藝設(shè)計(jì)了監(jiān)測電路版圖，并進(jìn)行了MPW 投片；對獲得的監(jiān)測電路以及測試電容進(jìn)行了大量的實(shí)驗(yàn)，獲得了各種溫度以及電場條件下的加速壽命，通過計(jì)算獲得了設(shè)計(jì)所需的激活能 Ea、威布爾形狀參數(shù)β 、以及電場加速參數(shù)γ 等；最后通過實(shí)驗(yàn)驗(yàn)證了監(jiān)測電路設(shè)計(jì)正確性以及有效性。
（2）設(shè)計(jì)了熱載流子失效預(yù)報(bào)單元電路并進(jìn)行了仿真驗(yàn)證；基于 TSMC 的0.18μm CMOS 工藝與預(yù)報(bào)電路的仿真結(jié)果設(shè)計(jì)了電路版圖并進(jìn)行了 MPW 投片；對投片所得的監(jiān)測單元電路芯片以及測試用環(huán)振進(jìn)行了大量實(shí)驗(yàn)，驗(yàn)證了環(huán)振頻率隨時(shí)間的線性變化以及電路與版圖設(shè)計(jì)的正確性以及監(jiān)測電路的有效性。
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本文編號：11097