設計了一種逐次逼近寄存器型模數(shù)轉換器（SAR ADC）。提出了一種新型全動態(tài)鐘控比較器結構,消除了比較器的亞穩(wěn)態(tài)誤差,解決了ADC輸出不穩(wěn)定的問題,實現(xiàn)了失調和噪聲之間良好的折中,提升了ADC的動態(tài)性能;設計了一種全新的自舉開關,在確保采樣保持電路性能的同時提高了其可靠性;提出了一種新穎的正反饋結構的動態(tài)邏輯單元,并應用在逐次逼近邏輯電路中,在降低功耗的同時消除了誤碼問題;改進了共模電平產生電路結構,提高了共模電平的產生速度和穩(wěn)定性。電路采用0.18μm DB S-BCD工藝設計實現(xiàn),芯片面積約為360μm×560μm,10 bit分辨率模式下的功耗和信噪失真比（SNRD）分別為21.1μW和58.64 dB。 

【文章來源】：半導體技術. 2020,45(12)北大核心

【文章頁數(shù)】：8 頁

【部分圖文】：

SAR ADC的功能框圖

目前一些SAR ADC設計中,盡管微分非線性(DNL)、積分非線性(INL)測試數(shù)據(jù)尚可,但信噪失真比(SNDR)有所欠缺[1-2]。通過分析,判斷是比較器的失調電壓在SAR ADC進行數(shù)據(jù)轉換過程中發(fā)生了變化,從而破壞了ADC輸出曲線的線性度,引入了諧波,使總諧波失真(THD)和SNDR有所下降,如圖2所示。2.2 比較器結構改進

為消除比較器設計缺陷導致的SAR ADC動態(tài)性能的下降,本文設計的ADC中采用了一種全新的兩級全動態(tài)鐘控比較器,其結構如圖3所示。圖3中第一級為動態(tài)預放大級,VIP/VIN、VOP/VON分別為差分輸入和輸出;第二級為正反饋鎖存級,主要完成放大功能,并實現(xiàn)比較器輸出端OUTP/OUTN的軌到軌輸出。在復位階段,VOP/VON被預充到高電平,OUTP/OUTN下拉為低電平;在再生階段,VOP/VON放電,根據(jù)放電速度不同使第二級相應輸入管導通,從而開始放大;當OUTP/OUTN升到閾值電壓時,正反饋起作用。這種比較器只在第一級輸出節(jié)點放電和第二級放大再生階段產生功耗,因此具有較高的能量利用效率。上述兩級全動態(tài)比較器的瞬態(tài)仿真結果如圖4所示,圖中VCLK、VIN/VIP和VOUTP/VOUTN分別為時鐘信號、差分輸入和比較器輸出電平。通過仿真,可以確定比較器中關鍵MOS管的寬長比,以滿足比較器速度的要求。

【參考文獻】：
期刊論文
[1]一種性能指標可配置的SAR ADC的設計與實現(xiàn)[J]. 居水榮,謝亞偉,王津飛,朱樟明.  半導體技術. 2019(05)

博士論文
[1]低功耗逐次逼近型CMOS模數(shù)轉換器的研究[D]. 梁宇華.西安電子科技大學 2015

碩士論文
[1]納米級低功耗SAR A/D轉換器設計研究[D]. 肖余.西安電子科技大學 2014



本文編號：2983434