發(fā)布時間：2021-01-14 12:36

　　Cache是處理器重要的存儲模塊,對處理器性能提升有著至關重要的作用.空間環(huán)境中,保護Cache免受軟錯誤影響已成為設計新一代高可靠微處理器日益嚴峻的挑戰(zhàn).設計一種針對Cache Tag單錯及鄰位雙錯的低開銷容錯方法.可以保證Cache訪問、Cache行填充和Cache行回寫不受單位錯誤和鄰位雙錯的影響,與傳統(tǒng)SEC-FastTag容錯方法相比,Tag單位及鄰位雙錯容錯能力得到提高.通過擴展FastTag結構優(yōu)化設計,降低SEC-DAEC編解碼邏輯帶來的面積、功耗以及性能方面的開銷.以四路組相連寫回Cache為目標系統(tǒng),與傳統(tǒng)SEC-DAEC容錯方法相比,本文提出的方法面積開銷降低8.47%,功耗開銷降低37.7%,關鍵路徑時延減小0.13 ns. 

【文章來源】：空間控制技術與應用. 2020,46(01)北大核心

【文章頁數】：6 頁

【部分圖文】：

圖１傳統(tǒng)ＳＥＣ在Ｔａｇ?Ａｒｒａｙ應用??Ｆｉｇ．?１?Ｔｒａｄｉｔｉｏｎａｌ?ＳＥＣ?ｉｎ?Ｔａｇ?Ａｒｒａｙ??

ｌ［ｃｕｒｒｅｎｔＣｏｌ］?＝?ｓＣｏｌ（ｃｕｒｒｅｎｔＣｏｌｌ??ｔａｋｅ?ｔｈｅ?￥Ｃｏｌ［ｃｕｒｒｅｎｔＣｏｌ］?ａｓ?ｔｈｅ?ｃｕｒｒｅｎｔＣｏｌ?Ｃｏｌｕｎｍ?ｏｆ?Ｈ?ｍａｔｒｉｘ??ｃｕｒｒｅｎｔＣｏｌ＋＋??ＲＰｏｏＭｐ的任意??一列進行ＸＯＲ．??存在結采０則??Ｃｈｅｔｋ＿２為０．否??ＷＣｈｅｄｔ＿２?為?１??Ａｄｊａｃｅｎｔ＿Ｃｏｌ＿ＸＯ??ＲＰｏｏｌ＇ｌ＇ｔｔｄｆｔ??－列進行ＸＯＲ．??／／在結＊０則??Ｃｈｅｃｋ＿３?為?０．??圖３?ＳＥＣ－ＤＡＥＣＨ矩陣搜索算法??Ｆｉｇ．?３?Ｈ?ｍａｔｒｉｘ?ｏｆ?ＳＥＣ－ＤＡＥＣ?ｓｅａｒｃｈ?ａｌｇｏｒｉｔｈｍ??根據下述公式［ｌ６］，確定生成矩陣Ｇ和校驗矩陣??Ｈ之間的關系，容易得到對應的生成矩陣Ｇ．??Ｈ?：??＝ＰＬ??Ｑ?：??－－ｐＴ??（２）??Ｇ?－－??－ｈＱ??傳統(tǒng)的ＦａｓｔＴａｇ不再適用于ＳＥＣ－ＤＡＥＣ，主要體??現(xiàn)在距離１比較器無法判別鄰位雙錯的情況．在??ＳＥＣ－ＤＡＥＣ碼中，任何單位錯誤和鄰位雙錯的校正??子是互不相同的，根據這個特點可以將ＦａｓｔＴａｇ所使??用的距離１比較器擴展設計為相鄰距離２比較器．??相鄰距離２比較器的作用是對兩個ＳＥＣ－ＤＡＥＣ全碼??進行比較，在三種情況下都判定Ｃａｃｈｅ命中，包括：??兩者完全一致；兩者有１比特不一致；兩者有２比特??不一致，但不一致的碼位相鄰．其他情況下判斷??Ｃａｃｈｅ?Ｍｉｓｓ．形成的基本結構如圖４所示．??２．２?ＳＥＣ－ＤＡＥＣ－擴展ＦａｓｔＴａｇ的寫回設計??如２．?１節(jié)圖４所示，加人ＳＥＣ－ＤＡＥＣ的設計相??比于傳統(tǒng)的Ｓ


本文編號：2976873