發(fā)布時間：2020-12-11 08:46

　　雙端口SRAM存儲器在流水線與多指令發(fā)射等技術中的應用越來越廣泛,是提高吞吐率的有效手段之一。由于航空航天環(huán)境的獨特性,高可靠的抗輻射存儲器設計需求增加,版圖自動生成方式可有效提高存儲器的開發(fā)效率。本文以雙端口SRAM為研究對象,針對DICE結構存儲器及版圖自動生成方法展開研究。本文通過深入分析雙端口SRAM的工作原理,采用SMIC 0.18μm工藝對存儲器的電路和版圖進行抗輻射加固。根據(jù)雙端口SRAM的結構與特性,確定其功能和時序規(guī)范,并規(guī)劃適應可變規(guī)格的SRAM存儲器架構方案。針對SEU效應,設計16T DICE單元進行電路級加固,通過輻射模擬驗證加固效果。采用分級譯碼、鎖存器型電壓靈敏放大器等實現(xiàn)外圍電路,并對常見的32?32 bit完整雙端口SRAM存儲器進行電路仿真,分析其功能與性能。針對SEL和TID效應,采用增加隔離環(huán)、拉大NMOS與PMOS管的物理距離的版圖級加固方法,對雙端口SRAM存儲器的各部分電路進行物理版圖設計與實現(xiàn)。本文對可變規(guī)格雙端口SRAM存儲器的GDS版圖文件的自動生成展開研究。通過分析不同參數(shù)的雙端口SRAM版圖特征,總結其電路連接和物理連接之間的關系... 

【文章來源】：哈爾濱工業(yè)大學黑龍江省 211工程院校 985工程院校

【文章頁數(shù)】：69 頁

【學位級別】：碩士

【部分圖文】：

RC反饋方案原理圖[15]

哈爾濱工業(yè)大學工學碩士學位論文-4-圖1-2SRAM內部架構[16]南洋理工大學提出了一種具有自刷新、單錯誤校正和雙錯誤檢測的抗輻射SRAM，它可以保持SEU效應的數(shù)量足夠小，以便在正常的SRAM操作期間被檢測或糾正。自刷新電路類似于DRAM中的刷新操作，只是加入了錯誤校正。并且為了進一步增強電路級的抗輻射性能，設計了一個具有去耦讀出端口和擴展擴散區(qū)域的8TSRAM單元。在采用65nmCMOS技術設計的4KByteSRAM芯片中進行測試，當SRAM受到加速質子輻射時，自更新和誤差修正相結合的方法可以顯著提高SRAM的輻射容忍度。在39.38MeV的輻射能量和3.6MHz的工作頻率下，該方案分別將質子輻射持續(xù)時間分別為10s和50s的SRAM中的誤差數(shù)減少了25倍和8倍[17]。文獻[18]中提出了一種采用標準的0.18μmCMOS工藝實現(xiàn)的13TSRAM存儲單元，通過雙驅動內部自校正機制可以容忍高達500fC的電荷量，用于超低功率操作的抗輻射低壓存儲器單元，原理如圖1-3所示。

哈爾濱工業(yè)大學工學碩士學位論文-5-圖1-313T抗輻射基本存儲單元電路圖[18]雖然國內對抗輻射技術的研究歷程不長，但是我國高度重視并支持航天航空事業(yè)，越來越多的人投入到抗輻射研究中，航天電子的可靠性得到極大提高。中國科學院在SRAM存儲器的抗輻射加固方面頗有心得。陳晨等人提出的雙端口SRAM定時刷新機制，借助雙端口結構，添加控制模塊按照周期進行糾檢錯，可很大程度降低SEU效應引起的錯誤[19]。SOI技術的介電隔離使得電路的設計能夠減少SEU效應，并且具有天然的抗閂鎖能力，SOI工藝截面圖如圖1-4所示。中國科學院微電子研究所基于此工藝設計了512KbitSRAM，采用648bit行結構，SRAM讀取操作是完全異步的，通過優(yōu)化設計和布局，該芯片具有較高的抗SEU水平[20]。圖1-4SOI工藝截面圖[20]西安電子科技大學著重抗輻射加固的版圖級設計，采用增加阱和襯底接觸的保護環(huán)、增加NMOS和PMOS晶體管的物理間距等多種加固方式，并設計能夠實現(xiàn)糾二檢一能力的漢明碼編碼的糾檢錯碼電路（EDAC），可抗SEE


本文編號：2910231