發(fā)布時(shí)間：2020-12-08 06:57

　　在40nm工藝下完成了一款高性能DSP芯片中DDR3存儲(chǔ)接口的物理設(shè)計(jì),提出并實(shí)現(xiàn)了DDR3存儲(chǔ)接口的布局規(guī)劃、時(shí)鐘樹(shù)和時(shí)序收斂方法.在布局規(guī)劃階段,綜合考慮了面積、時(shí)序等因素,確定了DDR3的布圖形狀大小以及內(nèi)部宏單元、IO單元的規(guī)劃;在時(shí)序收斂階段,分析了DDR3的時(shí)鐘和路徑結(jié)構(gòu),并針對(duì)關(guān)鍵路徑進(jìn)行精細(xì)的手工規(guī)劃,提出并實(shí)現(xiàn)了自動(dòng)化skew檢查腳本框架,成功將各個(gè)PHY域內(nèi)總線的偏差控制在40ps以內(nèi).實(shí)驗(yàn)結(jié)果表明,此設(shè)計(jì)達(dá)到了頻率533 MHz、最大數(shù)據(jù)率2 133 Mb/s的目標(biāo). 

【文章來(lái)源】：微電子學(xué)與計(jì)算機(jī). 2017年07期 第79-83頁(yè) 北大核心

【文章頁(yè)數(shù)】：5 頁(yè)

【文章目錄】：
1 引言
2 DDR3存儲(chǔ)接口的布局規(guī)劃
    2.1 布圖形狀規(guī)劃
    2.2 DDR3宏單元的規(guī)劃
    2.3 Bump與IO的規(guī)劃
3 DDR3存儲(chǔ)接口的時(shí)鐘樹(shù)設(shè)計(jì)與時(shí)序收斂
    3.1 DDR3存儲(chǔ)接口的時(shí)序要求
    3.2 DDR3時(shí)鐘樹(shù)的規(guī)劃
    3.3 DDR3的時(shí)序收斂
4 設(shè)計(jì)結(jié)果與分析
5 結(jié)束語(yǔ)


【參考文獻(xiàn)】：
期刊論文
[1]基于SMIC40LL工藝的DDR物理層IP設(shè)計(jì)[J]. 戴頡,張浩,杜麗,王強(qiáng),孔亮.  中國(guó)集成電路. 2013(08)

碩士論文
[1]DDR3存儲(chǔ)控制器的設(shè)計(jì)與實(shí)現(xiàn)[D]. 彭陳.國(guó)防科學(xué)技術(shù)大學(xué) 2014
[2]高性能DDR3存儲(chǔ)控制器的研究與實(shí)現(xiàn)[D]. 萬(wàn)軼.國(guó)防科學(xué)技術(shù)大學(xué) 2008



本文編號(hào)：2904666