發(fā)布時(shí)間：2024-07-11 01:21

　　隨著高速信息時(shí)代的到來,人們對(duì)于各種電子產(chǎn)品的運(yùn)行和數(shù)據(jù)傳輸速度有了更高的要求。為了在信息時(shí)代帶給人們更好的應(yīng)用體驗(yàn),電路設(shè)計(jì)師們針對(duì)數(shù)據(jù)的高速接口傳輸提出了各種實(shí)現(xiàn)方式。從最初的多通道并行數(shù)據(jù)傳輸,到更高速度的串行數(shù)據(jù)傳輸,高速電路傳輸技術(shù)已經(jīng)取得了飛速發(fā)展。其中源自于通信領(lǐng)域信號(hào)傳播的高速SerDes串行接口傳輸技術(shù)是目前傳輸速度最快、數(shù)據(jù)穩(wěn)定性最高的串行接口傳輸技術(shù),其正在被越來越廣泛地應(yīng)用于各個(gè)領(lǐng)域。在可編程邏輯芯片領(lǐng)域中,由于FPGA芯片內(nèi)部蘊(yùn)含著豐富的邏輯資源,數(shù)據(jù)的發(fā)送和接收量非常巨大,因此高速SerDes串行接口傳輸技術(shù)在FPGA可編程邏輯電路設(shè)計(jì)中開始得到廣泛應(yīng)用。然而,隨著傳輸速度的不斷提升,信號(hào)傳輸過程中的完整性問題也逐漸受到設(shè)計(jì)者的關(guān)注。為了保證信號(hào)的高質(zhì)量傳輸,需要對(duì)SerDes接口模塊進(jìn)行特定的設(shè)計(jì)規(guī)劃,其中承載信號(hào)發(fā)送任務(wù)的發(fā)送端模塊的設(shè)計(jì)變得尤為關(guān)鍵。本論文正是基于FPGA中的高速SerDes串行接口模塊發(fā)送端的設(shè)計(jì)。在查閱大量相關(guān)高速接口電路文獻(xiàn)資料的基礎(chǔ)上,首先對(duì)高速電路傳輸?shù)男诺老到y(tǒng)進(jìn)行介紹,對(duì)高速電路中信道特性帶來的反射、地彈、串?dāng)_、損耗以及抖動(dòng)...

【文章頁數(shù)】：72 頁

【學(xué)位級(jí)別】：碩士

【部分圖文】：

圖1.1SerDes收發(fā)器整體結(jié)構(gòu)

經(jīng)成為設(shè)計(jì)者重點(diǎn)關(guān)注并努力去解決的關(guān)鍵性問題。其中芯片級(jí)、板級(jí)以及平間的信息傳輸成為最需要重點(diǎn)關(guān)注的內(nèi)容。傳統(tǒng)的傳輸方式為高速并行總線技而隨著數(shù)據(jù)傳輸速度的飛速提高，各類新興技術(shù)對(duì)帶寬的需求也迅猛增長(zhǎng)。為現(xiàn)代技術(shù)對(duì)速度的要求，多通道并行傳輸也在不斷發(fā)展，例如，增加帶寬、提線穩(wěn)定性....

圖2.1信號(hào)在信道傳輸示意圖

圖2.1顯示了信號(hào)在信道傳播過程的示意圖。圖2.1信號(hào)在信道傳輸示意圖傳輸線是指發(fā)送和接收之間由導(dǎo)體金屬組成的線性傳輸路徑，由于其會(huì)對(duì)時(shí)序產(chǎn)生一定的延時(shí)，因此也被稱為延遲線。因?yàn)楦咚俅�行系統(tǒng)中一般采用差分信號(hào)的形式傳播，因此傳輸線一般有兩條。按傳輸媒質(zhì)和結(jié)構(gòu)上的特點(diǎn)，傳輸線....

圖2.5串?dāng)_示意圖

下圖2.5即為兩條傳輸通道產(chǎn)生串?dāng)_的示意圖。圖2.5串?dāng)_示意圖由圖2.5可知，兩條傳輸通路間往往是耦合電容與電感并存的。雖然兩者都會(huì)導(dǎo)致串?dāng)_的產(chǎn)生，但是仔細(xì)分析其原理，兩者還是有著一定的區(qū)別。耦合電感產(chǎn)生的感性串?dāng)_主要是由于電感的存在會(huì)產(chǎn)生感應(yīng)電流，變化的電流會(huì)產(chǎn)生電場(chǎng)....

圖3.2相位對(duì)準(zhǔn)示意圖

[18]。圖3.2相位對(duì)準(zhǔn)示意圖

本文編號(hào)：4005028