基于28NM工藝ASIC芯片的時鐘樹綜合優(yōu)化研究
發(fā)布時間：2020-12-09 06:48
隨著晶體管特征尺寸不斷減小,芯片規(guī)模和工作頻率逐漸提高,時序收斂成為數(shù)字集成電路設計中的重點和難點。在數(shù)字電路中,時鐘信號占據(jù)著重要地位,所有的數(shù)據(jù)都是根據(jù)時鐘信號來傳輸?shù)?它是數(shù)據(jù)傳輸?shù)幕鶞?對芯片的功能、性能以及穩(wěn)定性有著重要的影響,所以時鐘網(wǎng)絡的設計在數(shù)字芯片設計過程中受到了廣泛的關注。時鐘樹綜合(Clock Tree Synthesis,CTS)是數(shù)字集成電路物理實現(xiàn)過程中的關鍵組成部分之一,其主要目標就是最小化時鐘偏移(clock skew),滿足時序收斂要求,同時盡可能的減少時鐘插入延遲和驅動器數(shù)目,提高時鐘樹性能。在數(shù)字芯片中,時鐘樹性能的好壞直接影響整個芯片的面積、功耗以及成本。本文基于UMC 28nm工藝的數(shù)字ASIC芯片,使用Cadence公司的SoC Encounter工具完成布局布線工作,提出了一種有效的時鐘樹綜合策略,芯片規(guī)模約230萬門,最高時鐘頻率為836MHz。本文根據(jù)ASIC芯片的要求,設計了一種布圖規(guī)劃方案,從布局結果可以看出,該方案提高了關鍵路徑的可布通性,擁塞程度在可接受范圍內,并滿足時序和面積的要求。然后根據(jù)時鐘結構特點,提出了分步時鐘樹綜合策...
【文章來源】：天津工業(yè)大學天津市
【文章頁數(shù)】：76 頁
【學位級別】：碩士
【部分圖文】：
圖２－４時序電路模型??Ｓｅｔｕｐ要求同步輸入數(shù)據(jù)（Ｄ）必須在時鐘信號前某個時間段到達且不發(fā)生??，這
Ｈ樹的中心處到每個寄存器的時鐘端的距離都相等，所以理想情況下??時鐘信號能夠同時到達所有的葉單元，也就是說時鐘樹理論上可以實現(xiàn)零偏差。??傳統(tǒng)的Ｈ樹結構示意圖如圖２－７所示。??ＦＦ?￣￣；?ＦＦ?ＦＦ?；＾ＦＦ??Ｉ?Ｊ?Ｉ??１?Ｉ?！???ＦＦ＜＊￣￣；；＞ＦＦ?ＦＦ?—￣＞ＦＦ??，□?Ｌ＿Ｊ＾—Ｊ??Ｉ?１?｜?１??｜???ＦＦ?￣￣￣￣；＞ＦＦ?ＦＦ?；；￣￣；?ＦＦ??Ｉ］?｜Ｉ?｜—１?［￣￣??ＦＦ＜?￣￣—：?ＦＦ?ＦＦ?：；?—￣一－；：?ＦＦ??圖２－７?Ｈ樹結構示意圖??如圖所示，時鐘源被連接到第一級Ｈ樹的中心位置以后，時鐘信號就中心??點處向Ｈ樹的四個角傳輸，將第一級時鐘Ｈ樹的四個角視為下一級時鐘樹的中??心，時鐘信號接著向下一級Ｈ樹傳輸，依次下去，經(jīng)過多級卜丨樹傳輸以后，時??鐘信號最終到達各個寄存器的時鐘端１ｎ］。由于Ｈ樹是是對稱的，時鐘源到所有??時鐘葉節(jié)點的距離相等，那么就能保證時鐘樹的每條分支路徑上的延遲相同，從??而實現(xiàn)零偏差。但是在實際設計當中，工藝誤差的存在會導致時鐘延遲出現(xiàn)偏差。??為了保證時鐘信號能夠正常傳播
鐘信號渡越時間增，出現(xiàn)。驅動器插入能夠減小延遲，改善時鐘渡越時間，從而保證時鐘信號傳輸?shù)恼_性。此外，插入的驅動器還起到后級的作用，使得前一級的吋鐘信號不受驅動器后面的負載的影響。??４網(wǎng)狀型結構??對于規(guī)模大的時鐘網(wǎng)絡，采用網(wǎng)狀型結構時鐘樹可以獲取較小的時鐘偏型結構如圖２－１０所示，平衡二叉樹結構最后一級驅動器輸出不再與寄存端直接相連，而是短接在一起形成一個縱橫交錯的網(wǎng)狀結構。該網(wǎng)格在整中均勻分布，它的每一個格點上都可以獲得時鐘信號，所以處于芯片中任的寄存器都可掛載到網(wǎng)格格點上在網(wǎng)狀型結構中，由于驅動器的輸出在一起，相當于時鐘信號的起點被挪到了時鐘網(wǎng)格上，也就是說時鐘路徑路徑變長，這有利于減小時鐘偏移。另一方面，網(wǎng)狀結構能夠很好的降低差（ｏｎ－ｃｈｉｐ?ｖａｒｉａｔｉｏｎ，ＯＣＶ）對時鐘偏移的影響。但是網(wǎng)狀型結構增加了線，會導致時鐘樹功耗增加。此外，目前的ＥＤＡ工具雖然支持自動化的結構時鐘樹生成，但是其結果并不理想，還是需要工程師憑借豐富的經(jīng)驗調整。??
【參考文獻】：
期刊論文
[1]一種改進型FBT時鐘樹結構[J]. 嚴偉,范光宇,朱兆偉,鄭永力. 微電子學. 2017(01)
[2]一種有效實現(xiàn)IC時序收斂的方法[J]. 祝雪菲,張萬榮,萬培元,林平分,王成龍,劉文斌. 微電子學. 2015(04)
[3]基于Encounter的低功耗時鐘樹綜合研究[J]. 馮萬鵬,王鷗,紀應軍,宋志鵬. 電子科技. 2015(03)
[4]基于Encounter的低功耗時鐘樹綜合方法[J]. 張婷婷,黃嵩人. 信息技術與信息化. 2015(02)
[5]Design and test of the microwave cavity in an optically-pumped Rubidium beam frequency standard[J]. 劉暢,王延輝. Chinese Physics B. 2015(01)
[6]Clock-transition spectrum of 171Yb atoms in a one-dimensional optical lattice[J]. 陳寧,周敏,陳海琴,方蘇,黃良玉,張曉航,高琪,蔣燕義,畢志毅,馬龍生,徐信業(yè). Chinese Physics B. 2013(09)
[7]A clock generator for a high-speed high-resolution pipelined A/D converter[J]. 趙磊,楊銀堂,朱樟明,劉簾羲. Journal of Semiconductors. 2013(02)
[8]一種高效時鐘樹綜合實現(xiàn)方法[J]. 鄧堯之,萬培元,劉世勛,林平分. 半導體技術. 2012(03)
[9]ASIC物理設計中的時鐘樹綜合優(yōu)化研究[J]. 潘靜,吳武臣,侯立剛,彭曉宏. 微電子學. 2011(06)
[10]ASIC后端設計中的時鐘樹綜合[J]. 周廣,何明華. 現(xiàn)代電子技術. 2011(08)
碩士論文
[1]ASIC后端設計中的時鐘樹綜合優(yōu)化研究[D]. 張婷婷.湘潭大學 2015
[2]基于Encounter的深亞微米布局設計和布線方法研究[D]. 田曉萍.西安電子科技大學 2014
[3]基于40nm工藝芯片物理設計研究[D]. 喻建軍.復旦大學 2012
[4]超高頻無源RFID物理設計與低功耗時鐘樹綜合[D]. 駱建平.西安電子科技大學 2010
[5]互連線統(tǒng)計時序的符號化分析方法[D]. 于雪紅.上海交通大學 2009
[6]關于65nm數(shù)字集成電路后端設計中串擾避免及修復方式的研究及比較[D]. 屠榆.復旦大學 2008
[7]基于Garfield5設計中時鐘樹綜合技術研究[D]. 汪珺.東南大學 2006
[8]深亞微米工藝下簽核（sign-off）靜態(tài)時序分析方法與研究[D]. 施瑩.浙江大學 2006
[9]深亞微米集成電路時鐘線網(wǎng)的設計布線和優(yōu)化算法研究[D]. 劉鋒.上海交通大學 2006
本文編號：2906469
【文章來源】：天津工業(yè)大學天津市
【文章頁數(shù)】：76 頁
【學位級別】：碩士
【部分圖文】：
圖２－４時序電路模型??Ｓｅｔｕｐ要求同步輸入數(shù)據(jù)（Ｄ）必須在時鐘信號前某個時間段到達且不發(fā)生??，這
Ｈ樹的中心處到每個寄存器的時鐘端的距離都相等，所以理想情況下??時鐘信號能夠同時到達所有的葉單元，也就是說時鐘樹理論上可以實現(xiàn)零偏差。??傳統(tǒng)的Ｈ樹結構示意圖如圖２－７所示。??ＦＦ?￣￣；?ＦＦ?ＦＦ?；＾ＦＦ??Ｉ?Ｊ?Ｉ??１?Ｉ?！???ＦＦ＜＊￣￣；；＞ＦＦ?ＦＦ?—￣＞ＦＦ??，□?Ｌ＿Ｊ＾—Ｊ??Ｉ?１?｜?１??｜???ＦＦ?￣￣￣￣；＞ＦＦ?ＦＦ?；；￣￣；?ＦＦ??Ｉ］?｜Ｉ?｜—１?［￣￣??ＦＦ＜?￣￣—：?ＦＦ?ＦＦ?：；?—￣一－；：?ＦＦ??圖２－７?Ｈ樹結構示意圖??如圖所示，時鐘源被連接到第一級Ｈ樹的中心位置以后，時鐘信號就中心??點處向Ｈ樹的四個角傳輸，將第一級時鐘Ｈ樹的四個角視為下一級時鐘樹的中??心，時鐘信號接著向下一級Ｈ樹傳輸，依次下去，經(jīng)過多級卜丨樹傳輸以后，時??鐘信號最終到達各個寄存器的時鐘端１ｎ］。由于Ｈ樹是是對稱的，時鐘源到所有??時鐘葉節(jié)點的距離相等，那么就能保證時鐘樹的每條分支路徑上的延遲相同，從??而實現(xiàn)零偏差。但是在實際設計當中，工藝誤差的存在會導致時鐘延遲出現(xiàn)偏差。??為了保證時鐘信號能夠正常傳播
鐘信號渡越時間增，出現(xiàn)。驅動器插入能夠減小延遲，改善時鐘渡越時間，從而保證時鐘信號傳輸?shù)恼_性。此外，插入的驅動器還起到后級的作用，使得前一級的吋鐘信號不受驅動器后面的負載的影響。??４網(wǎng)狀型結構??對于規(guī)模大的時鐘網(wǎng)絡，采用網(wǎng)狀型結構時鐘樹可以獲取較小的時鐘偏型結構如圖２－１０所示，平衡二叉樹結構最后一級驅動器輸出不再與寄存端直接相連，而是短接在一起形成一個縱橫交錯的網(wǎng)狀結構。該網(wǎng)格在整中均勻分布，它的每一個格點上都可以獲得時鐘信號，所以處于芯片中任的寄存器都可掛載到網(wǎng)格格點上在網(wǎng)狀型結構中，由于驅動器的輸出在一起，相當于時鐘信號的起點被挪到了時鐘網(wǎng)格上，也就是說時鐘路徑路徑變長，這有利于減小時鐘偏移。另一方面，網(wǎng)狀結構能夠很好的降低差（ｏｎ－ｃｈｉｐ?ｖａｒｉａｔｉｏｎ，ＯＣＶ）對時鐘偏移的影響。但是網(wǎng)狀型結構增加了線，會導致時鐘樹功耗增加。此外，目前的ＥＤＡ工具雖然支持自動化的結構時鐘樹生成，但是其結果并不理想，還是需要工程師憑借豐富的經(jīng)驗調整。??
【參考文獻】：
期刊論文
[1]一種改進型FBT時鐘樹結構[J]. 嚴偉,范光宇,朱兆偉,鄭永力. 微電子學. 2017(01)
[2]一種有效實現(xiàn)IC時序收斂的方法[J]. 祝雪菲,張萬榮,萬培元,林平分,王成龍,劉文斌. 微電子學. 2015(04)
[3]基于Encounter的低功耗時鐘樹綜合研究[J]. 馮萬鵬,王鷗,紀應軍,宋志鵬. 電子科技. 2015(03)
[4]基于Encounter的低功耗時鐘樹綜合方法[J]. 張婷婷,黃嵩人. 信息技術與信息化. 2015(02)
[5]Design and test of the microwave cavity in an optically-pumped Rubidium beam frequency standard[J]. 劉暢,王延輝. Chinese Physics B. 2015(01)
[6]Clock-transition spectrum of 171Yb atoms in a one-dimensional optical lattice[J]. 陳寧,周敏,陳海琴,方蘇,黃良玉,張曉航,高琪,蔣燕義,畢志毅,馬龍生,徐信業(yè). Chinese Physics B. 2013(09)
[7]A clock generator for a high-speed high-resolution pipelined A/D converter[J]. 趙磊,楊銀堂,朱樟明,劉簾羲. Journal of Semiconductors. 2013(02)
[8]一種高效時鐘樹綜合實現(xiàn)方法[J]. 鄧堯之,萬培元,劉世勛,林平分. 半導體技術. 2012(03)
[9]ASIC物理設計中的時鐘樹綜合優(yōu)化研究[J]. 潘靜,吳武臣,侯立剛,彭曉宏. 微電子學. 2011(06)
[10]ASIC后端設計中的時鐘樹綜合[J]. 周廣,何明華. 現(xiàn)代電子技術. 2011(08)
碩士論文
[1]ASIC后端設計中的時鐘樹綜合優(yōu)化研究[D]. 張婷婷.湘潭大學 2015
[2]基于Encounter的深亞微米布局設計和布線方法研究[D]. 田曉萍.西安電子科技大學 2014
[3]基于40nm工藝芯片物理設計研究[D]. 喻建軍.復旦大學 2012
[4]超高頻無源RFID物理設計與低功耗時鐘樹綜合[D]. 駱建平.西安電子科技大學 2010
[5]互連線統(tǒng)計時序的符號化分析方法[D]. 于雪紅.上海交通大學 2009
[6]關于65nm數(shù)字集成電路后端設計中串擾避免及修復方式的研究及比較[D]. 屠榆.復旦大學 2008
[7]基于Garfield5設計中時鐘樹綜合技術研究[D]. 汪珺.東南大學 2006
[8]深亞微米工藝下簽核（sign-off）靜態(tài)時序分析方法與研究[D]. 施瑩.浙江大學 2006
[9]深亞微米集成電路時鐘線網(wǎng)的設計布線和優(yōu)化算法研究[D]. 劉鋒.上海交通大學 2006
本文編號：2906469
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