發(fā)布時間：2018-10-07 20:33

【摘要】：不同于Nyquist模數(shù)轉(zhuǎn)換器,Delta-Sigma模數(shù)轉(zhuǎn)換器由于其不需要精確的無源器件匹配,在越來越多的領(lǐng)域扮演重要的角色。本文基于0.18μm CMOS工藝,根據(jù)UHF RFID閱讀器芯片的要求設(shè)計了一款用于模數(shù)轉(zhuǎn)換的開關(guān)電容型Delta-Sigma調(diào)制器,取得的工作成果如下：1、在基本理論方面,首先根據(jù)線性模型詳細分析了Delta-Sigma調(diào)制器的基本工作原理并且分析了其三種常見結(jié)構(gòu)的特點。此外根據(jù)非線性的模型分析了Delta-Sigma調(diào)制器的穩(wěn)定性。最后分析了其對于采樣時鐘的要求。2、系統(tǒng)設(shè)計上,采用了單環(huán)三階四比特量化結(jié)構(gòu),其環(huán)路濾波器采用完全前饋結(jié)構(gòu)實現(xiàn)。通過行為級仿真驗證了其相對于傳統(tǒng)反饋結(jié)構(gòu)的優(yōu)勢：各級積分器的輸出擺幅小于參考電壓的10%,這將大大減輕對于運放性能的要求。此外,通過DWA技術(shù)抑制了非理想多比特反饋DAC的問題。最后,通過行為級仿真來確定了各個模塊電路的性能指標。3、電路設(shè)計上,采用一種閉環(huán)的有源求和電路,使系統(tǒng)能夠處理更大的輸入信號幅度(-1dBFS)。由于其閉環(huán)結(jié)構(gòu),相對開環(huán)的求和電路,其對工藝的偏差不敏感。此外還對該電路的非理想特性進行了定性分析從而指導(dǎo)求和電路中運放結(jié)構(gòu)的選取。4、完成了調(diào)制器模擬電路部分所有的晶體管級電路設(shè)計與版圖設(shè)計。后仿真結(jié)果表明,調(diào)制器在48MHz采樣速度下能夠在1.5MHz帶寬內(nèi)達到12比特以上的有效位數(shù),在3.3V電源電壓下消耗電流5mA。本論文受國家自然科學基金《超高頻射頻識別讀寫器芯片的多噪聲建模與優(yōu)化方法研究》(61306034)和《移動式UHF RFID閱讀器防碰撞問題研究與測試驗證》(61302005)資助。
[Abstract]:Unlike Nyquist analog-to-digital converters, Delta-Sigma analog-to-digital converters play an important role in more and more fields because they do not require accurate passive device matching. Based on 0.18 渭 m CMOS technology and according to the requirements of UHF RFID reader chip, a switched capacitor Delta-Sigma modulator for A / D conversion is designed in this paper. The results are as follows: 1. Firstly, the basic principle of Delta-Sigma modulator is analyzed in detail according to the linear model and the characteristics of its three common structures are analyzed. In addition, the stability of Delta-Sigma modulator is analyzed according to the nonlinear model. Finally, the requirement of sampling clock is analyzed. In the system design, the single-loop three-order four-bit quantization structure is adopted, and the loop filter is realized with the complete feedforward structure. The behavior-level simulation verifies its advantage over the traditional feedback structure: the output swing of the integrator is smaller than that of the reference voltage, which will greatly reduce the performance requirements of the operational amplifier. In addition, the problem of non-ideal multi-bit feedback DAC is restrained by DWA technology. Finally, the performance index of each module circuit is determined by behavior-level simulation. In the circuit design, a closed-loop active summation circuit is used to make the system process larger input signal amplitude (-1dBFS). Because of its closed loop structure, it is insensitive to process deviation relative to the open-loop summation circuit. In addition, the non-ideal characteristics of the circuit are qualitatively analyzed to guide the selection of the operational amplifier structure in the summation circuit. Finally, all the transistor level circuit design and layout design of the modulator analog circuit are completed. The simulation results show that the modulator can achieve more than 12 bits in the 1.5MHz bandwidth at 48MHz sampling speed, and consume a current of 5 Ma at 3.3 V supply voltage. This thesis is supported by the National Natural Science Foundation of China, "Research on Multi-noise Modeling and Optimization of UHF RFID Reader Chip" (61306034) and "Research and Test Verification of Anti-collision of Mobile UHF RFID Reader" (61302005).
【學位授予單位】：華東師范大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TP391.44;TN761

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本文編號：2255581