發(fā)布時間：2021-01-15 22:39

　　隨著集成電路技術(shù)的高速發(fā)展,工藝特征尺寸的變小,以及微處理器體系結(jié)構(gòu)的不斷進(jìn)步,片上多核和多級存儲結(jié)構(gòu)成為微處理器發(fā)展的主流方向。但是,由于存儲系統(tǒng)的速度和CPU速度的不匹配,存儲系統(tǒng)成為微處理器整體性能的瓶頸。多級Cache結(jié)構(gòu)是解決多核微處理器核內(nèi)和核間性能瓶頸的一種有效途徑,其組織結(jié)構(gòu)與設(shè)計是當(dāng)前微處理器的研究熱點之一。X處理器是一款片上多核多線程的處理器,每個核都有16KB的L1 I-Cache、8KB的L1 D-Cache、64路全相聯(lián)的指令TLB以及128路全相聯(lián)的數(shù)據(jù)TLB,它們被8個線程共享。多個核之間通過一個交叉開關(guān)連接到一個共享的16路組相聯(lián)4 MB的L2 Cache。本論文針對L1 D-Cache展開研究,在65nm工藝設(shè)計并實現(xiàn)了L1 D-Cache中128字×144位四路組相聯(lián)的DCA模塊,完成了整個模塊的邏輯設(shè)計、物理設(shè)計和功能驗證。在65nm設(shè)計工藝,芯片的設(shè)計和驗證遇到了很多新的問題。在邏輯功能驗證中,采用VCS-HSIM混合的方法保證了設(shè)計的正確性。在芯片的物理實現(xiàn)中,針對信號完整性的問題,在子模塊設(shè)計中預(yù)先布局電源網(wǎng)格和敏感信號的走線通道,通過整個模... 

【文章來源】：國防科技大學(xué)湖南省 211工程院校 985工程院校

【文章頁數(shù)】：80 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 片內(nèi)存儲體系結(jié)構(gòu)
        1.1.1 Cache工作原理
        1.1.2 現(xiàn)在Cache設(shè)計技術(shù)研究
    1.2 本課題研究的內(nèi)容、成果和意義
    1.3 文章的組織結(jié)構(gòu)
第二章 L1 D-Cache總體設(shè)計及相關(guān)技術(shù)
    2.1 存儲系統(tǒng)
        2.1.1 局部性原理
        2.1.2 存儲層次
    2.2 Cache的基本結(jié)構(gòu)
        2.2.1 Cache的地址映像方式
        2.2.2 查找方法
    2.3 讀寫策略
        2.3.1 讀操作
        2.3.2 寫操作
    2.4 替換策略
    2.5 L1 D-Cache總體設(shè)計
        2.5.1 X多核多線程處理器簡介
        2.5.2 L1 D-Cache array體與tag體
        2.5.3 L1 D-Cache的替換策略和寫策略
    2.6 本章小結(jié)
第三章 DCA的高速電路設(shè)計
    3.1 DCA的總體設(shè)計技術(shù)
        3.1.1 DCA的設(shè)計目標(biāo)與功能描述
        3.1.2 DCA實現(xiàn)的操作
    3.2 DCA的分體設(shè)計和時序設(shè)計
        3.2.1 DCA的模塊分體設(shè)計
        3.2.2 DCA的時序設(shè)計
    3.3 DCA各模塊電路設(shè)計
        3.3.1 存儲單元設(shè)計
        3.3.2 譯碼模塊設(shè)計
        3.3.3 讀寫控制模塊設(shè)計
        3.3.4 時鐘產(chǎn)生電路設(shè)計
        3.3.5 輸入輸出數(shù)據(jù)接口設(shè)計
    3.4 本章小結(jié)
第四章 DCA的物理設(shè)計
    4.1 版圖設(shè)計流程
    4.2 DCA版圖總體設(shè)計
        4.2.1 分模塊化設(shè)計方法
        4.2.2 DCA模塊級布局規(guī)劃
        4.2.3 電源預(yù)算
        4.2.4 電源規(guī)劃和分析
    4.3 DCA全定制版圖設(shè)計
        4.3.1 基本功能塊的版圖設(shè)計
        4.3.2 DCA總體版圖
    4.4 本章小結(jié)
第五章 DCA的功能驗證和物理驗證
    5.1 DCA的功能模擬驗證
        5.1.1 DCA層次化接口描述和激勵
        5.1.2 仿真環(huán)境配置
        5.1.3 仿真結(jié)果
    5.2 DCA的物理驗證
        5.2.1 DRC和LVS驗證
        5.2.2 寄生參數(shù)的提取
    5.3 DCA的版圖模擬
    5.4 本章小結(jié)
第六章 DCA的IP建模研究
    6.1 IP核硬化
    6.2 硬核IP建模
    6.3 DCA的時序模型提取
    6.4 DCA的物理模型提取
    6.5 本章小結(jié)
第七章 結(jié)束語
    7.1 論文總結(jié)
    7.2 未來工作展望
致謝
參考文獻(xiàn)
攻讀碩士期間發(fā)表和撰寫的論文


【參考文獻(xiàn)】：
期刊論文
[1]多核多線程處理器的發(fā)展及其軟件系統(tǒng)架構(gòu)[J]. 劉近光,梁滿貴.  微處理機. 2007(01)
[2]訪問局部性原理在Cache系統(tǒng)優(yōu)化及設(shè)計中的應(yīng)用[J]. 王恒娜.  安徽師范大學(xué)學(xué)報(自然科學(xué)版). 2004(04)

博士論文
[1]超深亞微米SOC設(shè)計IP硬核建模及物理實現(xiàn)關(guān)鍵技術(shù)[D]. 何仙娥.浙江大學(xué) 2007

碩士論文
[1]高性能DSP一級數(shù)據(jù)Cache控制器的設(shè)計與實現(xiàn)[D]. 曹飛.國防科學(xué)技術(shù)大學(xué) 2009
[2]龍騰C2處理器Cache單元的設(shè)計[D]. 江喜平.西北工業(yè)大學(xué) 2006
[3]數(shù)據(jù)Cache Tag的全定制設(shè)計與驗證[D]. 黃平.國防科學(xué)技術(shù)大學(xué) 2005
[4]X微處理器時序建模技術(shù)研究與實現(xiàn)[D]. 陳天健.國防科學(xué)技術(shù)大學(xué) 2005



本文編號：2979635